【CMOS邏輯IC基礎(chǔ)知識】——解密組合邏輯背后的強(qiáng)大用途?。ㄏ拢?/h1>
在上一期的芝識課堂中，我們和大家一起了解了CMOS邏輯IC可以分為組合邏輯和時序邏輯，并以幾種典型電路單元的對應(yīng)邏輯關(guān)系詳細(xì)解讀了組合邏輯電路的原理。這一期芝識課堂中，我們將繼續(xù)和大家分享CMOS邏輯IC的基礎(chǔ)知識，并通過實際電路單元來幫助大家分析組合邏輯和時序邏輯中各自所對應(yīng)的輸入和輸出之間暗藏的邏輯關(guān)系。
本文引用地址：http://2s4d.com/article/202307/448463.htm多路復(fù)用器
多路復(fù)用器也是一種典型的組合邏輯電路，比如東芝的74VHC157和74VHC153，多路復(fù)用器將從多個輸入信號中選擇一個信號并將其轉(zhuǎn)發(fā)到單個輸出線。圖1所示的時序圖顯示了如何從兩個輸入中選擇一個信號。當(dāng)選擇引腳為低電平（0）時，信號從A引腳轉(zhuǎn)發(fā)到Y(jié)引腳。當(dāng)選擇引腳為高電平（1）時，信號從B引腳轉(zhuǎn)發(fā)到Y(jié)引腳。
圖1 2對1多路復(fù)用器的時序圖
模擬多路復(fù)用器／解復(fù)用器
與多路復(fù)用器類似，模擬多路復(fù)用器／解復(fù)用器作為組合邏輯電路，包含模擬開關(guān)，以從多個模擬輸入中選擇一個信號并將其轉(zhuǎn)發(fā)到單個輸出線。由于模擬開關(guān)可以雙向傳輸信號，因此模擬多路復(fù)用器也可用作解復(fù)用器。模擬多路復(fù)用器／解復(fù)用器可用于傳輸模擬和數(shù)字信號，典型的產(chǎn)品比如東芝的74VHC4051、74VHC4052和74VHC4053。
模擬開關(guān)
在組合邏輯方面還有一個廣泛應(yīng)用的電路單元：模擬開關(guān)，比如東芝的74VHC4066。模擬開關(guān)可以在任一方向上傳導(dǎo)正弦波信號等模擬信號。它在打開時傳遞信號，在關(guān)閉時阻斷信號。模擬開關(guān)由一對n溝道和p溝道MOSFET并聯(lián)組成，以降低導(dǎo)通電阻，提高I/O線性特性。模擬開關(guān)的數(shù)據(jù)表顯示了典型的正弦波失真、最大頻率響應(yīng)、饋通衰減、串?dāng)_和其它模擬開關(guān)特性。圖2、圖3和圖4是模擬開關(guān)的邏輯符號、真值表、時序圖和邏輯示意圖。
圖2 模擬開關(guān)的邏輯符號和真值表
圖3 模擬開關(guān)的時序圖
圖4 模擬開關(guān)的邏輯示意圖
介紹了多個組合邏輯應(yīng)用之后，我們再來看看時序邏輯的主要應(yīng)用電路單元。
鎖存器
首先我們來一起分析一下鎖存器（以東芝的74VHC373為例）。鎖存器可以在特定條件下保留數(shù)據(jù)。鎖存器有D型和RS（復(fù)位和設(shè)置）型等類型。下面將以D型鎖存器為例對操作進(jìn)行說明。例如，D型鎖存器具有輸入數(shù)據(jù)引腳（D）、鎖存器啟用引腳（LE）和輸出數(shù)據(jù)引腳（Q）。在此例中，當(dāng)LE為低電平時，Q將保留D的先前值。當(dāng)LE為高電平時，Q將跟隨D而變化。圖5顯示了D型鎖存器的時序圖。
圖5 D型鎖存器的時序圖
觸發(fā)器
觸發(fā)器（以東芝的74VHC74為例）是時序邏輯的另一個主要電路單元，觸發(fā)器可以在特定條件下保留數(shù)據(jù)?！癴lip-flop”（觸發(fā)器）這個詞有時縮寫為FF。觸發(fā)器有D型和JK型等類型。下面將以D型觸發(fā)器為例對操作進(jìn)行說明。
D型觸發(fā)器與D型鎖存器的不同之處在于，即使在時鐘設(shè)置為無效后（在本例中為低電平）之后，D型觸發(fā)器仍保留輸出數(shù)據(jù)（當(dāng)LE輸入為高電平時，D型鎖存器將數(shù)據(jù)從D輸入端傳輸至Q輸出端）。例如，D型觸發(fā)器具有輸入數(shù)據(jù)引腳（D）、時鐘引腳（CK）和輸出數(shù)據(jù)引腳（Q）。該觸發(fā)器將輸入數(shù)據(jù)（D）鎖存在CK的上升沿上，并將其傳輸至Q。無論輸入數(shù)據(jù)（D）如何，Q均保持不變，直到CK的下一個上升沿。換句話說，Q將保留鎖存在CK的前一上升沿上的輸入數(shù)據(jù)（D）。圖6顯示了D型觸發(fā)器的時序圖。有些觸發(fā)器有一個清除（CLR）或預(yù)設(shè)（PR）輸入引腳，用于將內(nèi)部狀態(tài)初始化為已知值。觸發(fā)器用于異步信號的同步器和數(shù)字信號的延遲電路以及計數(shù)器、分頻器等。
圖6 D型觸發(fā)器的時序圖
我們通過邏輯示意圖（圖7）說明D型觸發(fā)器的操作。D型觸發(fā)器由兩種D型鎖存器組成。當(dāng)時鐘的上升沿施加到CK時，D型鎖存器#1被激活。當(dāng)時鐘（CK）為高電平時，D型鎖存器#1保持激活狀態(tài)，因此D型鎖存器#2中的第一個時鐘反相器也處于激活狀態(tài)。因此，D型鎖存器＃1中保存的數(shù)據(jù)將傳輸?shù)捷敵觯≦），如藍(lán)色箭頭所示。即使輸入更改狀態(tài)，輸出也將保持不變。
當(dāng)時鐘下降沿施加到CK時，D型鎖存器#2被激活。結(jié)果，保存在D型鎖存器＃2中的數(shù)據(jù)將繼續(xù)出現(xiàn)在綠色箭頭高亮顯示的輸出端（Q）。同樣，即使輸入狀態(tài)改變，輸出也保持不變。應(yīng)該注意的是，直到已知輸入在時鐘（CK）的上升沿被鎖存之前，輸出（Q）的值才是未知的。
圖7 D型觸發(fā)器邏輯示意圖
計數(shù)器
計數(shù)器（東芝74VHC393，74VHC161）是一種典型的時序邏輯電路單元，計數(shù)器在每個時鐘（CK）脈沖上按順序進(jìn)行遞增或遞減計數(shù)。一個4位計數(shù)器的模數(shù)可達(dá)16；一個8位計數(shù)器的模數(shù)可達(dá)256；一個14位計數(shù)器的模數(shù)可達(dá)16384。某些計數(shù)器具有CLR輸入，用于將內(nèi)部狀態(tài)初始化為已知值。
計數(shù)器集成在數(shù)字定時器、電子計算器、秒表和許多其它設(shè)備中。計數(shù)器大致分為異步（紋波進(jìn)位）和同步（并行進(jìn)位）計數(shù)器。設(shè)單個觸發(fā)器的傳輸延遲時間為tpd。然后，n級異步計數(shù)器將產(chǎn)生相當(dāng)于n×tpd的大延遲。還應(yīng)注意，當(dāng)計數(shù)器輸出饋送至邏輯門時，異步計數(shù)器可能產(chǎn)生風(fēng)險。圖8顯示了一個典型的同步（并行進(jìn)位）計數(shù)器的時序圖，它在時鐘（CK）的每一個邊沿上按順序進(jìn)行遞增計數(shù)。
圖8
移位寄存器
移位寄存器（如東芝的74VHC164，74VHC165）可以配置為串行-并行（SI-PO）或并行-串行（PI-SO）轉(zhuǎn)換。并行-串行轉(zhuǎn)換有助于減少傳輸線的數(shù)量（即傳輸位寬度）。某些移位寄存器具有CLR輸入，用于將內(nèi)部狀態(tài)初始化為已知值。移位寄存器由多個觸發(fā)器組成。圖9通過邏輯示意圖和時序圖說明移位寄存器的操作。移位寄存器由級聯(lián)觸發(fā)器組成，其中每個觸發(fā)器的輸出端（Q）連接至該鏈中下一個觸發(fā)器的數(shù)據(jù)（D）輸入端。串行輸入（SI）施加至第一觸發(fā)器的數(shù)據(jù)（D）輸入端。來自SI的數(shù)據(jù)在時鐘（CK）的上升沿被鎖存，并出現(xiàn)在QA處。利用四個時鐘脈沖，來自SI的數(shù)據(jù)被傳輸?shù)降谒膫€觸發(fā)器。結(jié)果，串行輸入（SI）被轉(zhuǎn)換為并行輸出數(shù)據(jù)出現(xiàn)在QD、QC、QB和QA處。
圖9 移位寄存器（串行輸入，并行輸出）的時序圖
本期芝識課堂中，我們以典型的幾個邏輯電路單元來說明組合邏輯和時序邏輯電路單元是如何進(jìn)行輸入和輸出邏輯轉(zhuǎn)換的，從而了解邏輯IC的各種基礎(chǔ)邏輯知識，下期芝識課堂我們將帶大家了解數(shù)據(jù)讀取的相關(guān)知識，感興趣的話千萬不要錯過哦。
英飛凌汽車電子生態(tài)圈
在上一期的芝識課堂中，我們和大家一起了解了CMOS邏輯IC可以分為組合邏輯和時序邏輯，并以幾種典型電路單元的對應(yīng)邏輯關(guān)系詳細(xì)解讀了組合邏輯電路的原理。這一期芝識課堂中，我們將繼續(xù)和大家分享CMOS邏輯IC的基礎(chǔ)知識，并通過實際電路單元來幫助大家分析組合邏輯和時序邏輯中各自所對應(yīng)的輸入和輸出之間暗藏的邏輯關(guān)系。
本文引用地址：http://2s4d.com/article/202307/448463.htm多路復(fù)用器
多路復(fù)用器也是一種典型的組合邏輯電路，比如東芝的74VHC157和74VHC153，多路復(fù)用器將從多個輸入信號中選擇一個信號并將其轉(zhuǎn)發(fā)到單個輸出線。圖1所示的時序圖顯示了如何從兩個輸入中選擇一個信號。當(dāng)選擇引腳為低電平（0）時，信號從A引腳轉(zhuǎn)發(fā)到Y(jié)引腳。當(dāng)選擇引腳為高電平（1）時，信號從B引腳轉(zhuǎn)發(fā)到Y(jié)引腳。
圖1 2對1多路復(fù)用器的時序圖
模擬多路復(fù)用器／解復(fù)用器
與多路復(fù)用器類似，模擬多路復(fù)用器／解復(fù)用器作為組合邏輯電路，包含模擬開關(guān)，以從多個模擬輸入中選擇一個信號并將其轉(zhuǎn)發(fā)到單個輸出線。由于模擬開關(guān)可以雙向傳輸信號，因此模擬多路復(fù)用器也可用作解復(fù)用器。模擬多路復(fù)用器／解復(fù)用器可用于傳輸模擬和數(shù)字信號，典型的產(chǎn)品比如東芝的74VHC4051、74VHC4052和74VHC4053。
模擬開關(guān)
在組合邏輯方面還有一個廣泛應(yīng)用的電路單元：模擬開關(guān)，比如東芝的74VHC4066。模擬開關(guān)可以在任一方向上傳導(dǎo)正弦波信號等模擬信號。它在打開時傳遞信號，在關(guān)閉時阻斷信號。模擬開關(guān)由一對n溝道和p溝道MOSFET并聯(lián)組成，以降低導(dǎo)通電阻，提高I/O線性特性。模擬開關(guān)的數(shù)據(jù)表顯示了典型的正弦波失真、最大頻率響應(yīng)、饋通衰減、串?dāng)_和其它模擬開關(guān)特性。圖2、圖3和圖4是模擬開關(guān)的邏輯符號、真值表、時序圖和邏輯示意圖。
圖2 模擬開關(guān)的邏輯符號和真值表
圖3 模擬開關(guān)的時序圖
圖4 模擬開關(guān)的邏輯示意圖
介紹了多個組合邏輯應(yīng)用之后，我們再來看看時序邏輯的主要應(yīng)用電路單元。
鎖存器
首先我們來一起分析一下鎖存器（以東芝的74VHC373為例）。鎖存器可以在特定條件下保留數(shù)據(jù)。鎖存器有D型和RS（復(fù)位和設(shè)置）型等類型。下面將以D型鎖存器為例對操作進(jìn)行說明。例如，D型鎖存器具有輸入數(shù)據(jù)引腳（D）、鎖存器啟用引腳（LE）和輸出數(shù)據(jù)引腳（Q）。在此例中，當(dāng)LE為低電平時，Q將保留D的先前值。當(dāng)LE為高電平時，Q將跟隨D而變化。圖5顯示了D型鎖存器的時序圖。
圖5 D型鎖存器的時序圖
觸發(fā)器
觸發(fā)器（以東芝的74VHC74為例）是時序邏輯的另一個主要電路單元，觸發(fā)器可以在特定條件下保留數(shù)據(jù)?！癴lip-flop”（觸發(fā)器）這個詞有時縮寫為FF。觸發(fā)器有D型和JK型等類型。下面將以D型觸發(fā)器為例對操作進(jìn)行說明。
D型觸發(fā)器與D型鎖存器的不同之處在于，即使在時鐘設(shè)置為無效后（在本例中為低電平）之后，D型觸發(fā)器仍保留輸出數(shù)據(jù)（當(dāng)LE輸入為高電平時，D型鎖存器將數(shù)據(jù)從D輸入端傳輸至Q輸出端）。例如，D型觸發(fā)器具有輸入數(shù)據(jù)引腳（D）、時鐘引腳（CK）和輸出數(shù)據(jù)引腳（Q）。該觸發(fā)器將輸入數(shù)據(jù)（D）鎖存在CK的上升沿上，并將其傳輸至Q。無論輸入數(shù)據(jù)（D）如何，Q均保持不變，直到CK的下一個上升沿。換句話說，Q將保留鎖存在CK的前一上升沿上的輸入數(shù)據(jù)（D）。圖6顯示了D型觸發(fā)器的時序圖。有些觸發(fā)器有一個清除（CLR）或預(yù)設(shè)（PR）輸入引腳，用于將內(nèi)部狀態(tài)初始化為已知值。觸發(fā)器用于異步信號的同步器和數(shù)字信號的延遲電路以及計數(shù)器、分頻器等。
圖6 D型觸發(fā)器的時序圖
我們通過邏輯示意圖（圖7）說明D型觸發(fā)器的操作。D型觸發(fā)器由兩種D型鎖存器組成。當(dāng)時鐘的上升沿施加到CK時，D型鎖存器#1被激活。當(dāng)時鐘（CK）為高電平時，D型鎖存器#1保持激活狀態(tài)，因此D型鎖存器#2中的第一個時鐘反相器也處于激活狀態(tài)。因此，D型鎖存器＃1中保存的數(shù)據(jù)將傳輸?shù)捷敵觯≦），如藍(lán)色箭頭所示。即使輸入更改狀態(tài)，輸出也將保持不變。
當(dāng)時鐘下降沿施加到CK時，D型鎖存器#2被激活。結(jié)果，保存在D型鎖存器＃2中的數(shù)據(jù)將繼續(xù)出現(xiàn)在綠色箭頭高亮顯示的輸出端（Q）。同樣，即使輸入狀態(tài)改變，輸出也保持不變。應(yīng)該注意的是，直到已知輸入在時鐘（CK）的上升沿被鎖存之前，輸出（Q）的值才是未知的。
圖7 D型觸發(fā)器邏輯示意圖
計數(shù)器
計數(shù)器（東芝74VHC393，74VHC161）是一種典型的時序邏輯電路單元，計數(shù)器在每個時鐘（CK）脈沖上按順序進(jìn)行遞增或遞減計數(shù)。一個4位計數(shù)器的模數(shù)可達(dá)16；一個8位計數(shù)器的模數(shù)可達(dá)256；一個14位計數(shù)器的模數(shù)可達(dá)16384。某些計數(shù)器具有CLR輸入，用于將內(nèi)部狀態(tài)初始化為已知值。
計數(shù)器集成在數(shù)字定時器、電子計算器、秒表和許多其它設(shè)備中。計數(shù)器大致分為異步（紋波進(jìn)位）和同步（并行進(jìn)位）計數(shù)器。設(shè)單個觸發(fā)器的傳輸延遲時間為tpd。然后，n級異步計數(shù)器將產(chǎn)生相當(dāng)于n×tpd的大延遲。還應(yīng)注意，當(dāng)計數(shù)器輸出饋送至邏輯門時，異步計數(shù)器可能產(chǎn)生風(fēng)險。圖8顯示了一個典型的同步（并行進(jìn)位）計數(shù)器的時序圖，它在時鐘（CK）的每一個邊沿上按順序進(jìn)行遞增計數(shù)。
圖8
移位寄存器
移位寄存器（如東芝的74VHC164，74VHC165）可以配置為串行-并行（SI-PO）或并行-串行（PI-SO）轉(zhuǎn)換。并行-串行轉(zhuǎn)換有助于減少傳輸線的數(shù)量（即傳輸位寬度）。某些移位寄存器具有CLR輸入，用于將內(nèi)部狀態(tài)初始化為已知值。移位寄存器由多個觸發(fā)器組成。圖9通過邏輯示意圖和時序圖說明移位寄存器的操作。移位寄存器由級聯(lián)觸發(fā)器組成，其中每個觸發(fā)器的輸出端（Q）連接至該鏈中下一個觸發(fā)器的數(shù)據(jù)（D）輸入端。串行輸入（SI）施加至第一觸發(fā)器的數(shù)據(jù)（D）輸入端。來自SI的數(shù)據(jù)在時鐘（CK）的上升沿被鎖存，并出現(xiàn)在QA處。利用四個時鐘脈沖，來自SI的數(shù)據(jù)被傳輸?shù)降谒膫€觸發(fā)器。結(jié)果，串行輸入（SI）被轉(zhuǎn)換為并行輸出數(shù)據(jù)出現(xiàn)在QD、QC、QB和QA處。
圖9 移位寄存器（串行輸入，并行輸出）的時序圖
本期芝識課堂中，我們以典型的幾個邏輯電路單元來說明組合邏輯和時序邏輯電路單元是如何進(jìn)行輸入和輸出邏輯轉(zhuǎn)換的，從而了解邏輯IC的各種基礎(chǔ)邏輯知識，下期芝識課堂我們將帶大家了解數(shù)據(jù)讀取的相關(guān)知識，感興趣的話千萬不要錯過哦。
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