可穿戴設(shè)備和物聯(lián)網(wǎng)的電路保護(hù)連接

     電路保護(hù)技術(shù)和電路板布局策略有助于提高安全性、可靠性和連通性。可穿戴技術(shù)存在一個不可能出現(xiàn)在物聯(lián)網(wǎng)新聞標(biāo)題中 的弱點：人體在移動時產(chǎn)生靜電。靜電可能損壞支撐物聯(lián)網(wǎng) 應(yīng)用的敏感電子設(shè)備。
為了理解這個問題，我們從人體放電模型(H B M)開 始，應(yīng)用于描述集成電路對靜電放電(ESD)破壞的敏感性。 使用最普遍的H B M 概念是軍用標(biāo)準(zhǔn)M I L - ST D - 8 8 3 、 方法3015.8、靜電放電靈敏度分類中定義的試驗?zāi)Ｐ汀Ｏ嗨频?國際HBM標(biāo)準(zhǔn)是JEDEC JS-001。無論在JEDEC JS-001還是在 MIL-STD-883中，都用100pF電容器和1.5kΩ放電電阻器模擬 帶電人體。測試中，電容器在250 V到8 kV的電壓范圍內(nèi)完全 充電，然后通過與受試器件串聯(lián)的1.5kΩ電阻器放電。
由于可穿戴設(shè)備設(shè)計為可以貼身使用，它們持續(xù)受到 因為與用戶近距離相互作用而產(chǎn)生的靜電沖擊。如果沒有適 當(dāng)?shù)谋Ｗo(hù)，可穿戴設(shè)備的傳感器電路、電池充電接口、按鈕 或數(shù)據(jù)輸入/輸出端口有可能被與HBM試驗中產(chǎn)生的相似的 程度靜電放電(ESD)損壞。一旦可穿戴設(shè)備失效，整個網(wǎng)絡(luò) 的功能和可靠性也會受到影響。
先進(jìn)電路保護(hù)技術(shù)和電路板布局策略能保護(hù)可穿戴設(shè) 備及其使用者。盡早在設(shè)計過程中運用這些建議將幫助電路 設(shè)計者們提高其可穿戴技術(shù)設(shè)計的性能、安全性和可靠性， 并有助于構(gòu)建更加可靠的物聯(lián)網(wǎng)。
1 封裝尺寸雖小，但ESD保護(hù)作用不小
可穿戴設(shè)備電路保護(hù)的一個設(shè)計挑戰(zhàn)是可穿戴設(shè)備的 尺寸越來越小。過去，需要大結(jié)構(gòu)二極管和大封裝尺寸(如

圖1   TVS二極管兩種結(jié)構(gòu)

圖2   IEC  61000-4-2評級
設(shè)計人員應(yīng)盡可能選擇單向二極管配置，因為它們在 負(fù)電壓ESD沖擊事件中的表現(xiàn)更好。負(fù)電壓ESD沖擊期間， 鉗位電壓將基于二極管的正向偏壓(一般小于1.0 V)。反之， 雙向二極管配置在負(fù)電壓沖擊期間提供的鉗位電壓基于反向 擊穿電壓，比單向二極管的正向偏壓高。因此，單向配置能 大大減小負(fù)電壓沖擊期間對系統(tǒng)產(chǎn)生的壓力。
合理確定二極管位置。大部分可穿戴設(shè)計不需要在每 個集成電路引腳上都使用板級T VS二極管。相反，設(shè)計人員應(yīng)該確定哪些引腳暴露在可能發(fā)生用戶可能產(chǎn)生ESD事件的。如果用戶能接觸通訊/控制線路，這可能成為ESD進(jìn)入 集成電路的一個途徑。傾向于存在這種途徑的典型電路包 括USB、按鈕/開關(guān)控制和其他數(shù)據(jù)總線。由于添加這些分 立器件設(shè)備需要占用電路板空間，因此需要能裝入0201或
01005封裝的器件。對某些可穿戴應(yīng)用來說，可采用節(jié)省空 間的多通道陣列。無論采用什么封裝類型，ESD抑制器的位 置要盡量靠近ESD源。比如，USB端口的保護(hù)應(yīng)靠近USB連 接器。

     縮短走線長度。走線布線在針對集成電路引腳的TVS二 極管保護(hù)設(shè)計中非常重要。與雷電瞬態(tài)不同，ESD不會長時 間釋放出大量電流。處理ESD時，一定要盡快把電荷從受保 護(hù)的電路轉(zhuǎn)移到ESD參考點。
首要因素是從信號線到ESD器件和從ESD器件到地的走 線長度，而非地的走線寬度。為了限制寄生電感，走線長度 應(yīng)該越短越好。寄生電感會導(dǎo)致感應(yīng)過壓，這是一種短促 的電壓尖峰，如果樁線夠長的話，這個電壓尖峰可能達(dá)到數(shù) 百伏特。近期的封裝技術(shù)進(jìn)步包括能直接裝在數(shù)據(jù)車道上的μDFN輪廓，這樣樁線就不再需要了。
     理解人體放電模型(HBM)、機(jī)器放電模型(MM)和帶電 設(shè)備模型(CDM)的定義。除了HBM模型之外，MM和CDM 也是描述運行便攜設(shè)備或可穿戴設(shè)備的集成電路ESD耐受能 力的試驗?zāi)Ｐ?。不少半?dǎo)體廠家認(rèn)為MM模型已經(jīng)過時。人 們傾向于在堅固性和產(chǎn)生的失效模式上跟蹤HBM，盡管有 些廠家仍在使用它。CDM是HBM的另一個替代模型。與模 擬人與集成電路之間的相互影響不同，CDM模擬集成電路 滑向走向或管子，然后觸及接地表面。按CDM分類的器件 在指定電壓水平上接觸電荷，然后測試存活率。如果器件仍 然功能正常，就在下一個電壓水平上繼續(xù)測試它，直到它失 效。CDM由JEDEC在JESD22-C101E中標(biāo)準(zhǔn)化。
包括處理器、內(nèi)存和ASIC在內(nèi)的芯片都會用這三個模 型中的一種或幾種來描述。半導(dǎo)體供應(yīng)商在制造期間使用這 些模型保證電路的健壯性。對于供應(yīng)商來說，當(dāng)前趨勢是降 低電壓測試水平，因為這樣能節(jié)省晶片空間，也因為大部分 供應(yīng)商遵守嚴(yán)格的內(nèi)部ESD政策。
嚴(yán)格的ESD政策通過運行較低的片上ESD保護(hù)，能使供 應(yīng)商受益，電路設(shè)計人員還是以對應(yīng)用級ESD十分敏感的芯 片，決不允許因為現(xiàn)場ESD或用戶致ESD而失效。為了保護(hù) 高度敏感的集成電路，設(shè)計人員選擇的保護(hù)器件不僅要能防止增強(qiáng)的靜電應(yīng)力，還要能提供足夠低的鉗位電壓。