利用FPGA和CPLD數(shù)字邏輯實現(xiàn)ADC

與數(shù)字邏輯相連接時，ADC是一種常用的模擬功能塊，例如，F(xiàn)PGA或CPLD連接至模擬傳感器的現(xiàn)實世界時，ADC是不可或缺的。本文將闡述采用萊迪思半導(dǎo)體公司的參考設(shè)計和演示板來實現(xiàn)低頻率(DC至1K Hz)和高頻率(高達50K Hz)ADC。針對每種設(shè)計的應(yīng)用示例，即網(wǎng)絡(luò)交換機中的系統(tǒng).和語音通信系統(tǒng)中的頻率檢測將在文中驗證。

模數(shù)轉(zhuǎn)換器的實現(xiàn)

一個簡單的模數(shù)轉(zhuǎn)換器可以通過添加一個簡單的RC電路至FPGA或CPLD 的LVDS輸入來實現(xiàn)。正如圖1的左下角所示，RC網(wǎng)絡(luò)在LVDS輸入的一端，模擬輸入則在另一端。 LVDS輸入將作為一個簡單的模擬比較器，如果模擬輸入電壓高于RC網(wǎng)絡(luò)的電壓，將輸出數(shù)字“1”。通過改變RC電路的輸入電壓(來自FPGA/CPLD的通用輸出)，LVDS比較器可用于分析模擬輸入電壓，以創(chuàng)建一個準確的數(shù)字表示。

模擬至數(shù)字控制模塊可以用多種方式實現(xiàn)，取決于模擬輸入的頻率、所需的分辨率和可用的邏輯資源。用簡單的逐次逼近寄存器可以處理低頻信號，如圖1左上角的選項1。實現(xiàn)較高頻率的情況如圖1右上角所示，可以用Δ-Σ調(diào)制器功能來實現(xiàn)，它由采樣寄存器和級連梳狀(CIC)濾波器組成。

一旦構(gòu)建了數(shù)字信號，就可以對數(shù)字輸出進行可選的過濾，以去除任何由于系統(tǒng)噪音或反饋抖動所引入的不必要的高頻分量。在可選數(shù)字濾波模塊后面，可選的存儲器緩沖區(qū)可用于調(diào)試/測試目的。通過存儲緩沖器對數(shù)字輸出采樣，然后通過JTAG端口掃描輸出，到達運行信號分析軟件的個人計算機。

圖1：模數(shù)轉(zhuǎn)換器基本框圖：低頻和高頻情況。

低頻/最小邏輯ADC實現(xiàn)

在低頻/最小邏輯實現(xiàn)情況中，采樣控制模塊控制逐次逼近寄存器，相關(guān)的輸出信號隨時加到RC電路。因此RC電路的電壓上升或下降，以響應(yīng)相關(guān)的輸出狀態(tài)，輸出狀態(tài)是變化的。LVDS輸入比較模擬輸入與RC電路電壓的變化。因此，RC電路的電壓是用來“發(fā)現(xiàn)”模擬輸入電壓。圖2的例子中，靜態(tài)模擬輸入(由橙色虛線來表示)設(shè)置為不到整個輸入電壓范圍的一半。垂直的黑色虛線表示SAR采樣點之間的時鐘數(shù)目，用綠色虛線來表示。

第一次測量需要8個時鐘，下一次需要4個時鐘，等等類似。最初，通過在相關(guān)輸出上加邏輯“1”，RC電路被設(shè)置為模擬輸入的整個電壓擺幅的一半。一旦電壓達到這個點的一半，LVDS輸入的輸出將指示模擬輸入值是否高于或低于RC電路電壓。