基于DDS技術(shù)三相功率可控PWM信號(hào)的FPGA實(shí)現(xiàn)
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本設(shè)計(jì)的單相PWM信號(hào)在FPGA上實(shí)現(xiàn)的原理和過程如圖2所示。相位控制字R設(shè)置相位累加器的初始值，可決定PWM信號(hào)的初相。圖2中，使用一個(gè)幅值比較器取代了圖1中的波形儲(chǔ)存器，幅值比較器是一個(gè)0／1輸出的二值比較器，它決定了輸出脈沖的波形。由前面分析可知，累加器的輸出值是線性的，它的值與相位一一對(duì)應(yīng)，因此累加器的輸出值與參數(shù)K進(jìn)行比較結(jié)果決定輸出信號(hào)fo的高低電平。K作為一個(gè)門限值，通過設(shè)置K便可設(shè)置輸出脈沖波形的占空比，我們把K稱為占空比控制字。多路單相PWM電路共用一個(gè)參考時(shí)鐘fc就可以構(gòu)成多相PWM信號(hào)，各相PWM均有獨(dú)立的R和K，通過設(shè)置便可獲得多路同頻異相、占空比不同的PWM信號(hào)。本文引用地址：http://2s4d.com/article/191205.htm
由于使用了DDS原理方法，上述PWM脈沖信號(hào)具有高頻率和相位分辨率的特點(diǎn)。但圖2中的DDS方法是有區(qū)別于傳統(tǒng)DDS實(shí)現(xiàn)的，它沒有使用波形存儲(chǔ)單元，節(jié)省了FPGA的存儲(chǔ)空間，使設(shè)計(jì)全數(shù)字化，便于在FPGA上實(shí)現(xiàn)，方法簡(jiǎn)單高效。
1．3 功率可控的設(shè)計(jì)
PWM信號(hào)的功率可控是為了滿足不同應(yīng)用的需求。本設(shè)計(jì)通過程控放大(AGC)實(shí)現(xiàn)PWM信號(hào)的功率可控，圖3是功率可控的原理框圖。
AD603是美國(guó)AD公司繼AD600后推出的寬頻帶、低噪聲、低畸變、高增益精度的壓控VGA芯片。由FPGA、D／A轉(zhuǎn)換器和可編程增益放大器AD603構(gòu)成程控放大的原理如圖3所示。FPGA通過對(duì)控制D／A輸出直流電壓來控制AD603的內(nèi)部電阻衰減網(wǎng)絡(luò)，實(shí)現(xiàn)增益調(diào)節(jié)。其外圍元件少，電路簡(jiǎn)單，由于AD603帶寬最大能達(dá)到90MHz，增益范圍有40dB，增益精度在±0．5dB，可精確實(shí)現(xiàn)電壓的控制，實(shí)現(xiàn)功率的精確步進(jìn)控制。
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