基于IP核的FIR低通濾波器的設計與實現(xiàn)

0.引言

FIR（Finite Impulse Response，有限沖擊響應）數(shù)字濾波器具有穩(wěn)定性高、可以實現(xiàn)線性相位等優(yōu)點，廣泛被應用于信號檢測與處理等領域[1,2]。由于FPGA（Field Programmable Gate Array，現(xiàn)場可編程門陣列）基于查找表的結構和全硬件并行執(zhí)行的特性，如何用FPGA 來實現(xiàn)高速FIR 數(shù)字濾波器成了近年來數(shù)字信號處理領域研究的熱點。目前，全球兩大PLD 器件供應商都提供了加速FPGA 開發(fā)的IP（IntelligentProperty，知識產權）核[3]。本文在Altera 公司的FIR 數(shù)字濾波器IP 核的基礎上，設計了基于分布式算法的FIR數(shù)字低通濾波器。

1.基于DSP Builder的設計流程

圖1 是基于DSP Builder 開發(fā)DSP 系統(tǒng)的設計流程[4,5]。首先調用DSP Builder 工具包中的元件構建電路模型。電路模型建立以后再進行系統(tǒng)級的仿真。仿真通過以后運行SignalCompiler 將模型文件轉化成RTL 級的VHDL 代碼。轉化成功以后，再調用VHDL 綜合器進行綜合生成底層網(wǎng)表文件。然后調用QuartusII 進行編譯，QuartusII 根據(jù)網(wǎng)表文件及設置的優(yōu)化約束條件進行布線布局和優(yōu)化設計的適配，最后生成編程文件和仿真文件。生成的POF/SOF FPGA 配置文件用于對目標器件的編程配置和硬件實現(xiàn)。仿真文件主要是用于QuartusII 的門級仿真文件和用于ModelSim 的時序仿真文件和VHDL 仿真激勵文件，用于實時測試DSP系統(tǒng)的工作性能。

圖1 基于DSP Builder 的設計方法