基于FPGA的高階FIR抽取濾波器有效實(shí)現(xiàn)結(jié)構(gòu)

摘要 針對(duì)高階FIR抽取濾波器直接型結(jié)構(gòu)和多相濾波結(jié)構(gòu)中存在乘法器資源使用較多，導(dǎo)致實(shí)際系統(tǒng)實(shí)現(xiàn)困難的問題，提出了一種適合FPGA實(shí)現(xiàn)的高效多相結(jié)構(gòu)。該結(jié)構(gòu)采用分時(shí)復(fù)用技術(shù)，通過提高FPGA工作時(shí)鐘頻率，對(duì)降采樣后的濾波路數(shù)和每一路FIR濾波器中乘積和操作均復(fù)用一個(gè)乘法器，從而大幅節(jié)約了FPGA中乘法器資源的使用。結(jié)果表明，針對(duì)4096階濾波器和降采樣率為512的實(shí)際抽取濾波囂系統(tǒng)，只需要8個(gè)乘法器，且在Xilinx公司VirtexⅣ芯片上能穩(wěn)定工作在204．8 MHz的時(shí)鐘頻率上。
關(guān)鍵詞 抽取濾波器；FPGA；乘法器

由于具有高集成度、高速、可編程等優(yōu)點(diǎn)，現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)已經(jīng)廣泛應(yīng)用于多種高速信號(hào)實(shí)時(shí)處理領(lǐng)域中。抽取濾波作為多速率信號(hào)處理中基本運(yùn)算單元，基于FPGA的FIR抽取濾波器設(shè)計(jì)和實(shí)現(xiàn)是數(shù)字下變頻、信道化等眾多領(lǐng)域中一個(gè)重要環(huán)節(jié)。目前，采用FPGA實(shí)現(xiàn)FIR濾波器主要存在的問題是FPGA芯片中乘法器資源較少。在已知硬件FPGA芯片乘法器資源約束條件下，設(shè)計(jì)更為有效的FIR濾波器實(shí)現(xiàn)結(jié)構(gòu)是致力研究的內(nèi)容。
目前，Altera和Xilinx公司都提供了可塑性很強(qiáng)的FIR濾波器IP核，只要改動(dòng)相應(yīng)的參數(shù)設(shè)置，就可以應(yīng)用于不同產(chǎn)品中。然而，在某些對(duì)性能和實(shí)時(shí)性要求較高的場(chǎng)合下，F(xiàn)IR濾波器階數(shù)和FPGA系統(tǒng)工作時(shí)鐘頻率均較高，上述FIR濾波器IP核無法直接使用，甚至無法應(yīng)用。文中以Xilinx公司VirtexⅣ芯片為硬件平臺(tái)，針對(duì)整數(shù)倍FIR抽取濾波器的多相結(jié)構(gòu)特點(diǎn)，提出一種高效FPGA實(shí)現(xiàn)結(jié)構(gòu)。該結(jié)構(gòu)能使用很少的乘法器資源完成高階FIR抽取濾波器，并且工作時(shí)鐘為輸入數(shù)據(jù)速率，有著良好的穩(wěn)定性。

1 FIR抽取濾波器的多相結(jié)構(gòu)
整數(shù)D倍抽取濾波器框圖如圖1所示，對(duì)應(yīng)的輸入輸出關(guān)系為

其中，。圖2(a)給出了式(3)所示的抽取濾波器多相結(jié)構(gòu)。