基于FPGA的高階FIR抽取濾波器有效實現結構
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為進一步利用網絡結構等效性，可以將抽取與各支路濾波器進行等效變換，從而得到如圖2(b)所示更為有效的多相抽取濾波結構圖，其中
相對圖1所示的直接實現結構，圖2(b)所示的高效實現結構具有如下兩個特點：(1)各支路濾波器輸入信號速率為原輸入信號速率的1／D，從而可以使得各支路濾波器工作在較低的速率上。(2)各支路濾波器系數個數為原濾波器系數個數的1／D。因此，相比圖1，圖2(b)所示的濾波器結構具有更高的運算效率。
2 FIR抽取濾波器的多相結構實現
采用多相結構實現抽取濾波器的基本思想是將輸入信號進行相應延遲和降采樣后，分別送至D個通道進行濾波，然后將每一支路濾波后的數據相加，得到最終輸出結果。如2(b)所示，降采樣后進行第一個濾波通道的信號數據為…，x(0T1)，x(DT1)，x(2DT1)，…，進入第二個濾波通道的信號數據為…，x(-1T1)，x((D-1)T1)，x((2D-1)T1)…，進入最后一個通道的數據為…，x((-D+1)T1)，x(1T1)，x((2D+1)T1)，…，等等。結合上述特點，在FPGA進行實現時，可以將延遲和降采樣結合在一起，采用圖3(a)所示的實現結構進行抽取濾波。該結構中包括3個模塊：(1)串并轉換，將輸入數據轉換成D路并行信號。(2)多相濾波模塊，將得到的D路并行信號分別進行濾波，每一路所采用的濾波器為原濾波器相應的多相分量。(3)加法模塊，該模塊將上述得到D路濾波后的數據相加得到最終的一路輸出信號。本文引用地址：http://2s4d.com/article/189742.htm
但隨著降采樣率D的增加，相應的所需要的FPGA資源也急劇增加。例如，當D=512時，圖3(a)對應的實現結構需要至少512個乘法器，這在實際中難以滿足要求。由于D較大時，各路濾波器工作時鐘頻率卻很低。為了更少地使用乘法器資源，同時提高系統的工作效率，在圖3(a)的基礎上可以進一步優(yōu)化結構。
改進后的實現結構核心思想：可以將圖3(a)中D個通道分成L組，每組包括D／L通道，每一組采用分時復用方法進行實現濾波。同時，針對每一組濾波，進一步提高工作時鐘頻率，采用更少的乘法器實現抽取濾波器。下面將結合一個具體的設計要求給出更適合FPGA實現的多相濾波結構。該系統指標如下：輸入數據速率(或系統時鐘f1=204.8 MHz；降采樣率D=512；濾波器階數N=4 096；FPGA芯片Xilinx公司的VirtexⅣ芯片。
如果采用圖1所示的直接型結構至少需要4 096個乘法器，采用圖2(b)所示的多相濾波結構也至少需要512個乘法器，均無法滿足指標要求。為此，可以采用復用方法進行實現。根據技術指標要求，原濾波器的多相分量含有N／D=8個系數，同時，每一路速率為fk=f1／D=0．4 MHz，因此，可以將D路濾波通道分成=8組，每組D／L=64路信號復用，同時濾波時乘法器進一步復用，則每一個濾波器工作頻率為fl=fk×64 ×8=f1=204．8 MHz。圖3(b)給出了優(yōu)化后的抽取濾波器多相實現結構。由于每組多相濾波模塊中同時完成64路的濾波功能，同時濾波器實現過程對成績和操作也進行復用，每一組多相濾波模塊只需1個乘法器，整個系統共需8個乘法器，大幅節(jié)約了乘法器資源。實際也可以根據不同的系統指標要求，針對不同的FPGA芯片性能，設置不同的復用路數和濾波器工作頻率，使整個系統資源和性能均滿足要求。
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