優(yōu)化封裝以滿足SerDes應(yīng)用鍵合線封裝規(guī)范

對于10Gbps及以上數(shù)據(jù)速率的SerDes，每個數(shù)據(jù)位的單位間隔是隨著近 20～30ps的信號上升/下降時間而縮短的。選擇合適的封裝互連結(jié)構(gòu)，有效地傳輸這些信號已成為最大限度減少信號完整性問題的重要考慮因素，如串擾、阻抗不連續(xù)性等。對于低成本應(yīng)用，鍵合線封裝是替代相對高端的倒裝芯片封裝的首選方案，但它缺乏執(zhí)行大I/O數(shù)、控制阻抗及為芯片提供有效電源的設(shè)計靈活性。

本文將討論通過優(yōu)化封裝內(nèi)的阻抗不連續(xù)性和改善其回波損耗性能，以滿足10Gbps SerDes鍵合線封裝規(guī)范。

差分阻抗

一個典型的SerDes通道包含使用兩個單獨互連結(jié)構(gòu)的互補信號發(fā)射器和接收器之間的信息交換。兩個端點之間的物理層包括一個連接到子卡的鍵合線封裝或倒裝芯片封裝的發(fā)射器件。子卡通過一個連接器插在背板上。背板上的路由通過插入的子卡連接到一個或一組連接器。采用鍵合線或倒裝芯片封裝的接收芯片也位于這些子卡上。

如果設(shè)計不合適，一個通道中的這些多重轉(zhuǎn)換將會影響信號完整性性能。在10Gbps及以上，通過最大限度地減少阻抗不連續(xù)性，得到適合的互連設(shè)計已成為提高系統(tǒng)性能的一個重要的考慮因素。由于封裝內(nèi)有許多不連續(xù)區(qū)，該收發(fā)器封裝在提高回波損耗性能方面存在一個重要瓶頸。

SerDes通道設(shè)計通常為100Ω差分阻抗。由于差分信號采用奇模傳播，差分對的每線奇模阻抗都必須是50Ω。差分對的每線信號都需要有50Ω的恒阻抗，以盡量減少回波損耗，最大限度地提高性能。

損耗較少的系統(tǒng)的奇模阻抗定義為：

為了優(yōu)化每線阻抗，所有四個分量都需要平衡，以達到50Ω阻抗。對于差分對，在每一個單端信號傳送一對信號，L12和C12分量都不存在，Zodd是自L/C的平方根。

一次預(yù)處理封裝

有三個差分對的典型的鍵合線封裝的截面如圖1所示。發(fā)射器對以藍色顯示，居中的接收器對為紅色。該封裝基板是一個傳統(tǒng)的4層基板，頂層有微帶印制線，第二層和第三層是電源/接地，焊球在最后一層。這個一次預(yù)處理設(shè)計的優(yōu)化可以滿足基頻數(shù)據(jù)速率下-15dB和一次諧波頻率數(shù)據(jù)速率下-10dB的回波損耗規(guī)范。

圖1 一次預(yù)處理封裝

一個典型的鍵合線封裝可以分成三個阻抗區(qū);主要是感應(yīng)鍵合線區(qū)、印制線路由傳輸線區(qū)和電容焊球/通孔區(qū)。

單端和差分TDR響應(yīng)

時域反射計(TDR)技術(shù)用來監(jiān)控從芯片到PCB的信號遇到的阻抗。圖2顯示了作為一個單端信號，也可作為一個差分信號驅(qū)動的差分對中的每線TDR響應(yīng)。圖1中只有一個對用于TDR分析，而其他對接地，忽略串擾對TDR響應(yīng)的影響。

單端TDR曲線顯示了主要電感、后面跟著一小段傳輸線的高阻抗鍵合線區(qū)互連結(jié)構(gòu)，其后面是電容、低阻抗通孔和焊球區(qū)。由于在差分對鍵合線區(qū)有強大的相互感耦合，當相同的結(jié)構(gòu)進行差分驅(qū)動時，電感鍵合線尖峰不太明顯。由于差分設(shè)置的互電容增加了一倍，電容dip顯著惡化。消除來自通孔/焊球區(qū)的額外電容是實現(xiàn)100Ω 差分阻抗的關(guān)鍵。圖2 還顯示了焊點區(qū)的電場(E-field)曲線，以及集中在焊點上的強電場。

圖2 單端和差分TDR曲線