基于FPGA的一種新型8通道數(shù)據(jù)采集系統(tǒng)
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本文針對(duì)應(yīng)用于伺服控制系統(tǒng)的8通道數(shù)據(jù)采集方案進(jìn)行設(shè)計(jì)，依靠FPGA硬件完成數(shù)據(jù)采集時(shí)序控制以及數(shù)據(jù)的預(yù)處理過(guò)程，將處理后的數(shù)據(jù)輸送給CPU，使CPU有足夠的資源完成伺服算法。由于FPGA運(yùn)行速度快，能夠保證數(shù)據(jù)采集的實(shí)時(shí)性和準(zhǔn)確性。
系統(tǒng)硬件設(shè)計(jì)如圖1所示。
1 硬件電路設(shè)計(jì)
1.1 A/D轉(zhuǎn)換電路設(shè)計(jì)
本設(shè)計(jì)采用MAXIM公司的8通道MAX1300芯片。該A/D轉(zhuǎn)換芯片最大可支持115 kS/s采樣速率,以及最大±12 V單端電壓輸入以及±24 V差分電壓輸入，同時(shí)由于其比普通A/D轉(zhuǎn)換芯片具有更高的精度(16位數(shù)據(jù)輸出)，而且體積小、使用方便、適合使用在各項(xiàng)指標(biāo)嚴(yán)格的伺服系統(tǒng)中。圖2為MAX1300硬件設(shè)計(jì)圖。
MAX1300外圍電路較其他A/D芯片更為簡(jiǎn)單,支持三種總線方式與CPU連接：SPI方式、QSPI方式、MICROWIRE方式。圖2中MAX1300與FPGA連接只使用了CS、DIN、SCLK、DOUT四個(gè)引腳，不占用數(shù)據(jù)總線，這在一定程度上節(jié)約了電路板面積，減少了硬件電路設(shè)計(jì)的難度。CH0~CH7為模擬電壓輸入通道，AVDD1~2為模擬電壓端，DVDD為數(shù)字電壓端，AGND1~AGND3為模擬地，DGND與DGNDO為數(shù)字地。DVDDO為IO口電壓，根據(jù)MAX1300連接器件IO電壓不同，DVDDO選擇不同電壓值，支持范圍2.7~5.25 V，F(xiàn)PGA選用ALTERA公司CYCLONE系列EP1C6Q240C6，IO電壓為3.3 V,所以DVDDO接3.3 V電壓。REF和REFCAP為參考電壓輸入接口，器件內(nèi)部有4.096 V電壓參考，使用內(nèi)部電壓參考時(shí)，REF與REFCAP分別接1 μF和0.1 μF電容接地。MAX1300支持三種采樣模式：external clock mode、external acquisition mode和 internal clock mode，其中external clock mode支持到最高采樣速率115 kS/s,該模式下SSTRB引腳閑置,可以懸空。
CS引腳為片選引腳,芯片所有輸入輸出操作只有在CS為低電平時(shí)才有效。DIN引腳為MAX1300數(shù)據(jù)輸入引腳，用于對(duì)芯片進(jìn)行相應(yīng)配置(工作時(shí)鐘方式，電壓范圍)。DOUT為數(shù)據(jù)輸出，用于輸出轉(zhuǎn)換后的數(shù)字信號(hào)。SCLK為時(shí)鐘輸入引腳。進(jìn)行采集時(shí)，DIN引腳在CS變低后的第一個(gè)高電平認(rèn)為是數(shù)據(jù)的起始位，隨后數(shù)據(jù)選擇采集通道，數(shù)據(jù)在每個(gè)SCLK時(shí)鐘的上升沿進(jìn)入MAX1300。從第16個(gè)時(shí)鐘開(kāi)始，轉(zhuǎn)換后的數(shù)據(jù)在每個(gè)SCLK的下降沿經(jīng)DOUT引腳輸出。
1.2 CPU硬件電路設(shè)計(jì)
此系統(tǒng)主要應(yīng)用為伺服控制，CPU選用TI公司控制類專用DSP芯片TMS32028335。TMS32028335為新型浮點(diǎn)運(yùn)算CPU，支持最高150 MHz工作頻率，較之以往的MCU或控制類DSP芯片具有顯著優(yōu)勢(shì)。其硬件設(shè)計(jì)如圖3所示。
鑒于MAX1300經(jīng)FPGA后輸出為8路16位數(shù)據(jù)，因此CPU只使用D15~D0共16位數(shù)據(jù)線以及A2～A0共3位地址線(經(jīng)FPGA內(nèi)部譯碼為8路地址)。CS為T(mén)MS32028335外部接口片選信號(hào)，無(wú)操作時(shí)保持為高電平，當(dāng)對(duì)外部地址操作時(shí)，CS變低。RD為外部接口讀使能信號(hào)，WR為外部接口寫(xiě)使能信號(hào)，均在對(duì)外部地址操作時(shí)變低。VDD為T(mén)MS32028335內(nèi)核電壓要求為標(biāo)準(zhǔn)1.9 V，VDDIO為IO電壓，3.3 V，與FPGA的IO接口電壓保持一致。WR信號(hào)變低時(shí)，TMS32028335將通道地址和MAX1300配置數(shù)據(jù)寫(xiě)入FPGA，同時(shí)啟動(dòng)MAX1300進(jìn)行數(shù)據(jù)采集。RD信號(hào)變低時(shí)，表示DSP從FPGA讀取采集完畢的數(shù)據(jù)。
評(píng)論