基于FPGA的一種新型8通道數據采集系統(tǒng)
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從第17個工作時鐘開始，在每個時鐘的下降沿MAX1300輸出A/D轉換后的數據。數據接收模塊RECEIVE在SCLK時鐘作用下對數據接收。接收機制采用通用UART設計機理，用16倍SCLK的時鐘RDCLK對每位數據進行16次采樣。若高電平采樣次數超過10次，則認為為“1”，否則為“0”。當16位數據接收完畢時，模塊將其轉換為并行數據輸送給數據處理模塊PROCESS。
MAX1300工作時序如圖5所示。本文引用地址：http://2s4d.com/article/188312.htm
為了防止A/D數據采集過程中由于外界因素產生各種干擾（如尖峰干擾），采用類似于中值濾波的處理方法。設計中添加PROCESS模塊對數據進行處理。采集數據時，每個通道數據采樣10組，每組采樣3次。將每一組的中值取出后求其平均值，作為此次采樣數據的值。這樣在一定程度上去除了外界因素對結果的影響，也為CPU進行下一步濾波減輕了負擔。PROCESS模塊對數據處理后，FIFOCS信號不變低，根據AD_CONTROL給出的CHANNEL信號，在FIFOCLK時鐘作用下將數據寫入對應的FIFO中，每路數據對應一個FIFO模塊。
PROCESS模塊處理后的數據存儲在相應FIFO中，TMS32028335在適當時刻進行讀取。讀取數據時， CS和RD信號變低，FPGA根據地址線A2~A0，內部通過譯碼產生RDCS1、RDCS2等信號（內部譯碼部分圖5中未標出），從相應FIFO讀取相應通道的采集數據。
本文提出一種新型8通道數據采集系統(tǒng)，適合應用在高精度伺服控制系統(tǒng)中。詳細介紹了A/D轉換模塊和CPU硬件設計電路，采用FPGA完成整個電路時序控制工作。同時，在FPGA內部設置數據預處理模塊，對所采集數據進行前置處理，減輕CPU負擔，加大其數據處理的能力。經實際工作測試，該設計很好地完成8通道、16位數據采集處理工作，達到系統(tǒng)指標要求。
參考文獻
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