基于FPGA的AD9910控制設(shè)計(jì)

隨著數(shù)字信號(hào)處理和集成電路的發(fā)展，要求數(shù)據(jù)處理速度越來越高，基于單片機(jī)+DDS(直接數(shù)字頻率合成)的頻率合成技術(shù)已不能滿足目前數(shù)據(jù)處理速度需求。針對(duì)這一現(xiàn)狀，本文提出了基于FPGA+DDS的控制設(shè)計(jì)，能夠快速實(shí)現(xiàn)復(fù)雜數(shù)字系統(tǒng)的功能。

1 AD9910的硬件電路設(shè)計(jì)
AD9910是ADI公司推出的一款單片DDS器件，內(nèi)部時(shí)鐘頻率高達(dá)1GHz，模擬輸出頻率高達(dá)400 MHz，14-bit的DAC，最小頻率分辨率為0.23 Hz，相位噪聲小于-125 dBc／Hz@1 kHz(400 MHz)，窄帶無雜散動(dòng)態(tài)范圍大于80 dB，串行I／O控制，具有自動(dòng)線性和隨機(jī)的頻率、相位和幅度掃描功能，1 024 32位RAM，具有調(diào)幅、調(diào)相的功能，1．8 V和3．3 V供電，可實(shí)現(xiàn)多片同步。應(yīng)用在高靈敏度的頻率合成器、可編程信號(hào)發(fā)生器、雷達(dá)和掃描系統(tǒng)的FM調(diào)制源、測試與測量裝置以及高速跳頻系統(tǒng)AD9910芯片的主要外圍電路為：參考信號(hào)源、控制、環(huán)路濾波器和輸出低通濾波器等電路。參考信號(hào)源為AD9910提供基準(zhǔn)頻率，參考信號(hào)輸入芯片后，內(nèi)部的倍頻器和鎖相環(huán)起作用產(chǎn)生1GSPS的系統(tǒng)時(shí)鐘；控制電路通過芯片的I／O給內(nèi)部寄存器寫入內(nèi)容，寄存器內(nèi)容不同，芯片工作狀態(tài)不同，控制芯片可以是單片、FPGA或DSP，本設(shè)計(jì)采用FPGA；
AD9910提供專門的管腳外接環(huán)路濾波器，以優(yōu)化內(nèi)部PLL的性能，環(huán)路濾波器為簡單的低通濾波器；AD9910輸出高達(dá)400 MHz的模擬信號(hào)，為了減少噪聲，在它的輸出端口設(shè)計(jì)了400MHz的低通濾波器。
圖1為實(shí)際設(shè)計(jì)的AD9910外圍連接圖。

在AD9910的電路設(shè)計(jì)中，應(yīng)注意以下幾個(gè)問題：
1)AD9910電源和地設(shè)計(jì)。AD9910需要4組電源，AVDD(1．8 V)、DVDD(1．8 V)、AVDD(3．3 V)和DVDD(3．3 V)，模擬電源和數(shù)字電源需要隔離，電源管腳的濾波最好采用鉭電容和陶瓷電容。在PCB設(shè)計(jì)中，數(shù)字地和模擬地分開，用磁珠單點(diǎn)連接，減少干擾。
2)AD9910環(huán)路濾波器設(shè)計(jì)。當(dāng)外部的時(shí)鐘較低時(shí)，例如100 MHz，系統(tǒng)時(shí)鐘1 GHz，芯片內(nèi)部的鎖相電路起作用，這時(shí)需要在外部設(shè)計(jì)環(huán)路濾波器，如圖1中R17、C47和C48構(gòu)成的RC濾波器，電容電阻值用如下公式計(jì)算。


其中：N為分頻比，KD為鑒相器的增益，KV是VCO的增益，fOL是環(huán)路帶寬。
3)晶振電路的設(shè)計(jì)。AD9910需要外部提供參考信號(hào)源，它的質(zhì)量直接決定了模擬輸出信號(hào)的質(zhì)量(頻率精度和相位噪聲)，本設(shè)計(jì)采用高精度的溫補(bǔ)晶振，頻率100 MHz。在PCB設(shè)計(jì)時(shí)盡量靠近時(shí)鐘管腳。

2 FPGA控制AD9910的軟件實(shí)現(xiàn)
采用Ahem公司的EP1C6Q240C8控制AD9910，該器件的外部時(shí)鐘頻率為50 MHz，20個(gè)128?36 bit的RAM塊，5980個(gè)邏輯單元(LE)，240個(gè)管腳，屬表貼器件。
FPGA與AD9910的外圍電路簡單，無需外加任何驅(qū)動(dòng)電路，從而節(jié)省了硬件電路設(shè)計(jì)和調(diào)試的時(shí)間，F(xiàn)PGA與AD9910的連接框圖如圖2所示。