臺(tái)積電16nm OIP 3套參考流程確立

　　臺(tái)積電宣布16奈米OIP 3套全新參考設(shè)計(jì)流程確立。

　　臺(tái)積電17日宣布，在開放創(chuàng)新平臺(tái)(OIP)架構(gòu)下成功推出3套全新經(jīng)過矽晶驗(yàn)證的參考流程，協(xié)助客戶實(shí)現(xiàn)16FinFET系統(tǒng)單晶片(SoC)與三維晶片堆疊封裝設(shè)計(jì);同時(shí)更可提供客戶即時(shí)靈活、創(chuàng)新、客制化的設(shè)計(jì)生態(tài)環(huán)境進(jìn)而提升未來行動(dòng)與企業(yè)運(yùn)算產(chǎn)品的效能。

　　臺(tái)積電16奈米制程開發(fā)馬不停蹄，自今年4月與ARM共同宣布，完成首件采用16奈米FinFET制程ARM Cortex-A57處理器設(shè)計(jì)定案能進(jìn)一步提升未來行動(dòng)與企業(yè)運(yùn)算產(chǎn)品的效能，包括高階電腦、平板電腦與伺服器等具備高度運(yùn)算應(yīng)用的產(chǎn)品后，今天再度宣布推出16奈米的3套全新參考流程。臺(tái)積電表示，電子設(shè)計(jì)自動(dòng)化領(lǐng)導(dǎo)廠商與該公司已透過多種晶片測(cè)試載具合作開發(fā)并完成這些參考流程的驗(yàn)證。

　　臺(tái)積電研究發(fā)展副總經(jīng)理侯永清指出，這些參考流程讓設(shè)計(jì)人員能夠立即采用臺(tái)積公司的16FinFET制程技術(shù)進(jìn)行設(shè)計(jì)，并且為發(fā)展穿透電晶體堆疊(TTS)技術(shù)的三維積體電路鋪路。對(duì)于臺(tái)積電及其開放創(chuàng)新平臺(tái)設(shè)計(jì)生態(tài)環(huán)境夥伴而言，及早并完整地提供客戶先進(jìn)的矽晶片與生產(chǎn)技術(shù)著實(shí)是一項(xiàng)重大的里程碑。

　　臺(tái)積電16FinFET數(shù)位參考流程使用ARM CortexTM-A15多核心處理器做為驗(yàn)證載具，協(xié)助設(shè)計(jì)人員采用此項(xiàng)新技術(shù)克服與FinFET結(jié)構(gòu)相關(guān)的挑戰(zhàn)，包括復(fù)雜的三維電阻電容模型(3D RC Modeling)與量化元件寬度(Quantized Device Width)。

　　臺(tái)積電16FinFET客制化設(shè)計(jì)參考流程藉由解決在16FinFET制程下復(fù)雜度提升的挑戰(zhàn)來協(xié)助客戶實(shí)現(xiàn)客制化設(shè)計(jì)，并提供符合16奈米制造及可靠性之設(shè)計(jì)法則。