浮點(diǎn)LMS算法的FPGA實(shí)現(xiàn)

引言
　　LMS(最小均方)算法因其收斂速度快及算法實(shí)現(xiàn)簡單等特點(diǎn)在自適應(yīng)濾波器、自適應(yīng)天線陣技術(shù)等領(lǐng)域得到了十分廣泛的應(yīng)用。為了發(fā)揮算法的最佳性能，必須采用具有大動(dòng)態(tài)范圍及運(yùn)算精度的浮點(diǎn)運(yùn)算，而浮點(diǎn)運(yùn)算的運(yùn)算步驟遠(yuǎn)比定點(diǎn)運(yùn)算繁瑣，運(yùn)算速度慢且所需硬件資源大大增加，因此基于浮點(diǎn)運(yùn)算的LMS算法的硬件實(shí)現(xiàn)一直以來是學(xué)者們研究的難點(diǎn)和熱點(diǎn)。

　　文獻(xiàn)[1]提出了一種適合于FPGA(現(xiàn)場可編程門陣列)實(shí)現(xiàn)的自定義24位浮點(diǎn)格式和一種高效結(jié)構(gòu)的多輸入FPA(浮點(diǎn)加法器)，這種結(jié)構(gòu)的多輸入FPA與傳統(tǒng)的級(jí)聯(lián)結(jié)構(gòu)相比不僅可增加運(yùn)算速度，還能大量減少所需的硬件資源。

　　本文正是基于這種高效結(jié)構(gòu)的多輸入FPA，在FPGA上成功實(shí)現(xiàn)了基于浮點(diǎn)運(yùn)算的LMS算法。測試結(jié)果表明，實(shí)現(xiàn)后的LMS算法硬件資源消耗少、運(yùn)算速度快且收斂性能與理論值相近。

1 浮點(diǎn)運(yùn)算單元的設(shè)計(jì)

1.1 浮點(diǎn)加法器的設(shè)計(jì)

一般說來，雙輸入浮點(diǎn)加法器需要以下操作步驟：

　　a) 對(duì)階操作：比較指數(shù)大小，對(duì)指數(shù)小的操作數(shù)的尾數(shù)進(jìn)行移位，使操作數(shù)的階碼相同。

　　b) 尾數(shù)相加：對(duì)對(duì)階后的尾數(shù)進(jìn)行加(減)操作。

　　c) 規(guī)格化：規(guī)格化有效位并且根據(jù)移位的方向和位數(shù)修改最終的階碼。

　　在用FPGA進(jìn)行數(shù)字信號(hào)處理的系統(tǒng)中，一般處理的數(shù)據(jù)都是經(jīng)A／D采樣送出的信號(hào)，其分辨率一般取12～16位，取18位有效位數(shù)即可滿足絕大多數(shù)的情況。同時(shí)，目前FPGA 芯片內(nèi)集成的乘法器均是18×18位的硬核。據(jù)此，文獻(xiàn)[1]自定義了一種24位的浮點(diǎn)數(shù)據(jù)格式。

　　該格式的浮點(diǎn)數(shù)所表示的具體值可用下面的通式表示：

式中：m為18位補(bǔ)碼數(shù)。

　　小數(shù)點(diǎn)定在最高位與次高位之間，這樣m即表示-1～1之間的小數(shù)；e為6位補(bǔ)碼數(shù)，范圍為-32～31。且規(guī)定當(dāng)m=0，e=-32時(shí)值為0。

　　傳統(tǒng)的多輸入浮點(diǎn)加法器結(jié)構(gòu)如圖2所示。以8輸人為例，需要7個(gè)雙輸入FPA通過3級(jí)級(jí)聯(lián)而成。這種結(jié)構(gòu)的算法的順序時(shí)延含有大量的重復(fù)步驟。如3級(jí)雙輸入FPA運(yùn)算就有3次相同的規(guī)格化操作，如果將3級(jí)規(guī)格化操作用1級(jí)操作來代替，不僅可大大縮短運(yùn)算時(shí)延，還可減少所需硬件資源。

　　基本運(yùn)算單元不再是傳統(tǒng)的雙輸入FPA，而是根據(jù)FPA的一般運(yùn)算步驟構(gòu)造的算法結(jié)構(gòu)，通過大量采用并行運(yùn)算從而大大減小運(yùn)算時(shí)延。以8輸入的對(duì)階操作為例，改進(jìn)算法的8輸入對(duì)階操作只需順序進(jìn)行3級(jí)比較操作、1級(jí)減法操作及1級(jí)移位操作即可完成；而采用圖2所示的并行算法，則需順序進(jìn)行3級(jí)比較操作、3級(jí)減法操作及3級(jí)移位操作，相對(duì)于改進(jìn)算法來說增加了2級(jí)順序減法操作及2級(jí)移位操作時(shí)延。

1.2 浮點(diǎn)乘法器的設(shè)計(jì)

　　浮點(diǎn)乘法器與浮點(diǎn)加法器相比，不需要對(duì)階等系列操作，實(shí)現(xiàn)起來相對(duì)簡單示。

　　首先將輸人數(shù)據(jù)的18位補(bǔ)碼直接相乘得36位乘法結(jié)果，由于尾數(shù)的小數(shù)點(diǎn)定在最高位與次高位之間，相乘結(jié)果的絕對(duì)值小于1，故截取第35～18位為尾數(shù)乘法結(jié)果。尾數(shù)乘法結(jié)果與相加后的指數(shù)一起進(jìn)行規(guī)格化輸出即完成浮點(diǎn)乘法功能。

2 浮點(diǎn)LMS算法的FPGA實(shí)現(xiàn)

2.1 LMS算法的一般步驟

　　Widrow和Hoff在1960年提出了LMS算法，它是取單個(gè)誤差樣本平方的梯度作為均方誤差梯度的估計(jì)，算法的步驟如下：

　　式(2)～式(5)中：y(n)為輸出信號(hào)；X(n)為輸入矢量；W(n)為抽頭系數(shù)矢量；r(n)為參考信號(hào)；e(n)為誤差信號(hào)；(n)為梯度矢量；μ為步長因子。

　　由式(2)～式(5)可知，LMS算法的所有運(yùn)算均由加法及乘法操作組成，易于硬件實(shí)現(xiàn)。算法步驟其實(shí)為遞推公式，且步驟中多處需進(jìn)行多輸入加法操作，這樣，采用高效結(jié)構(gòu)的多輸入浮點(diǎn)加法器即可大量節(jié)約硬件資源并提高運(yùn)行速度。

2.2 算法的FPGA實(shí)現(xiàn)

　　采用浮點(diǎn)LMS算法對(duì)自適應(yīng)橫向?yàn)V波器進(jìn)行了實(shí)現(xiàn)。輸入信號(hào)為500 kbit／s的偽隨機(jī)序列加高斯白噪聲，采樣頻率為4 MHz，采樣數(shù)據(jù)為18位補(bǔ)碼，共7級(jí)抽頭系數(shù)。這樣，由式(2)～式(5)可知，將第1步(式(2))、第2步(式(3))組合起來則需并行進(jìn)行7個(gè)乘法操作，再進(jìn)行一次8輸入的加法操作；第3步(式(4))為并行進(jìn)行7個(gè)乘法操作；第4步(式(5))需并行進(jìn)行7個(gè)加法操作，其中肛取2-5，則其乘法操作在FPGA實(shí)現(xiàn)時(shí)可用移位操作代替。

　　采用的開發(fā)環(huán)境為ISE7．li，編程語言為VHDL，綜合工具為Synplicity7.0，仿真工具為Modelsim6.0，F(xiàn)PGA處理時(shí)鐘頻率為64 MHz。

　　基于浮點(diǎn)運(yùn)算的LMS算法所需硬件資源較少，運(yùn)算速度高(最高時(shí)鐘頻率大于64 MHz)，可以滿足系統(tǒng)設(shè)計(jì)要求。

　　不同信噪比條件下FGPA實(shí)現(xiàn)后的仿真結(jié)果與理論仿真結(jié)果的對(duì)比圖。由圖中可清楚地看出，在FPGA上實(shí)現(xiàn)的浮點(diǎn)LMS算法的收斂性能與理論值非常接近。

3 結(jié)束語

　　LMS算法的理論雖然十分成熟，但浮點(diǎn)LMS算法的硬件實(shí)現(xiàn)因浮點(diǎn)運(yùn)算單元的硬件資源消耗大、運(yùn)算速度慢等缺點(diǎn)，從而一定程度上限制了LMS算法在需要快速數(shù)字信號(hào)處理場合中的應(yīng)用。本文根據(jù)文獻(xiàn)[1]提出的高效結(jié)果的多輸入浮點(diǎn)加法器，成功地在FPGA上實(shí)現(xiàn)了浮點(diǎn)LMS算法。仿真測試結(jié)果表明，實(shí)現(xiàn)后的LMS算法硬件資源消耗少、運(yùn)算速度