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EEPW首頁 >> 主題列表 >> polarfire? fpga

針對FPGA優(yōu)化的高分辨率時間數字轉換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時間數字轉換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數字轉換的功能。
  • 關鍵字： 時間數字轉換  鎖相環(huán)  FPGA  

多項式擬合在log-add算法單元中的應用及其FPGA實現

  • 綜合考慮面積和速度等因素，采用一次多項式擬合實現了簡單快速的log-add算法單元。實驗結果表明，在相同的精度要求下，其FPGA實現資源占用合理，硬件開銷好于其他次數的多項式擬合實現方案。
  • 關鍵字： log-add算法單元  多項式擬合  FPGA  

Canny算法的改進及FPGA實現

  • 通過對傳統Canny邊緣檢測算法的分析提出了相應的改進方法。通過模板代替卷積、適當的近似變換、充分利用并行處理單元等使其能夠用FPGA實現。
  • 關鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應用于交流電機驅動用的三相電壓源逆變器。實驗結果驗證了本設計的有效性。
  • 關鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實現

  • 小波變換在ECG信號處理中的應用得到了很多研究人員的關注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現，并將其應用于ECG信號的壓縮，在均方誤差可控的范圍內獲得了較大的壓縮比，并利用設計的硬核實現了信號的重建。
  • 關鍵字： ECG信號處理  小波變換  FPGA  

基于Java平臺的FPGA嵌入式系統設計

  • 傳統的嵌入式產品只能實現某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統，以實現系統對多種本地應用和網絡的支持。
  • 關鍵字： Java平臺  JNI  FPGA  

基于FPGA的雙振蕩電路定時器設計

  • 考慮沖擊環(huán)境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時器。此定時器能有效地解決爆破作業(yè)中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現,該設計的定時精度達到納秒級,很好地滿足系統性能要求。本方法具有結構簡單、成本低、可靠性高、精度高等優(yōu)點。
  • 關鍵字： 定時器  納秒級  FPGA  

獨立式多分辨率VGA/DVI壓縮存儲系統

  • 一種獨立式多分辨率VGA/DVI壓縮存儲系統，該系統支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統的單幀圖像壓縮性能與JPEG2000標準近似，PSNR值優(yōu)于JPEG標準。
  • 關鍵字： VGA/DVI壓縮存儲系統  圖像壓縮  FPGA  

SAR高速海量數據存儲與回放系統設計

  • 為了解決SAR匹配成像數據以及合成孔徑雷達中頻采樣后高速海量數據的存儲問題，介紹了一種基于FPGA控制的NAND Flash數據存儲及回放系統設計方案。實驗證明,該系統能以3 Gb/s碼流實時存儲數據具有強實時性，且性能穩(wěn)定，有很好的工程使用價值。
  • 關鍵字： 合成孔徑雷達  海量數據存儲  FPGA  

基于歐氏算法的RS硬件解碼方案的FPGA實現

  • 在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
  • 關鍵字： RS編譯碼  差錯控制編碼技術  FPGA  

一種跳頻MSK信號檢測算法及FPGA實現

  • 為了準確截獲并識別目標信號，針對軍事通信信號環(huán)境設計了一種MSK信號檢測識別方法，并使用FPGA進行了設計實現。
  • 關鍵字： MSK信號檢測  頻譜利用率  FPGA  

一種改進型surendra背景更新算法的FPGA實現

  • 針對現有的動態(tài)背景提取運動目標物體算法復雜且難以在硬件上實現的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結構，并對硬件結構進行綜合、仿真后，在FPGA芯片上實現。
  • 關鍵字： 運動目標提取  surendra背景更新算法  FPGA  

基于FPGA+DSP的智能車全景視覺系統

  • 為實現智能車全景視覺系統的應用研究平臺，設計了一種基于FPGA+雙DSP的實時6通道數字圖像采集與處理系統。該系統由兩片FPGA與兩個DSP組成。第一個FPGA進行多通道視覺圖像采集的同步控制、邏輯處理，第二片FPGA輔助DSP進行海量圖像數據的高速并行處理。
  • 關鍵字： 全景視覺系統  FPGA+DSP  數字圖像采集與處理系統  

基于FPGA的嵌入式圖像監(jiān)控系統設計

  • 本文主要完成了嵌入式圖像監(jiān)控系統的設計，該系統克服了模擬圖像監(jiān)控技術具有的弊端，在普通家庭、臨時性作業(yè)場所中具有很強的應用前景。這些領域一般對視頻傳輸指標的要求不一定很高，但要求便于攜帶，同時功耗較小(例如臨時性場合等)，具有體積小、功耗低、成本低、速度快、穩(wěn)定性好等特點，可以有效地克服傳統的基于計算機的監(jiān)控系統的缺點。系統可做為一個智能部件“嵌入”到各種應用系統中，如將其配上網絡接口接上計算機系統，即可構成一個監(jiān)控網絡系統，是一種相對獨立的OEM部件。
  • 關鍵字： 圖像監(jiān)控系統  NiosII  FPGA  

基于FPGA和多DSP的高速視覺測量系統的研究

  • 針對高速視覺測量系統數據處理速度快、數據處理量大的特點，將FPGA技術與DSP技術相結合，研究了一種基于FPGA和多DSP的多通道并行處理的高速視覺測量系統。詳細介紹了FPGA技術與多DSP技術在數字圖像處理過程中的不同應用、高速視覺測量系統的總體結構以及各部分的工作原理。
  • 關鍵字： 高速視覺測量系統  DSP  FPGA  
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