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EEPW首頁 >> 主題列表 >> fpga-spartan

基于VHDL語言的99小時定時器設(shè)計及實現(xiàn)

  • 0引言傳統(tǒng)的定時器硬件連接比較復(fù)雜，可靠性差，而且計時時間短，難以滿足需要。本設(shè)計采用可編程芯片...
  • 關(guān)鍵字： FPGA  VHDL  定時器  EP1C6Q240C8  

可編程ASIC器件主從式下載開發(fā)系統(tǒng)的設(shè)計

  • 1引言當(dāng)前在EDA領(lǐng)域，只要具備臺式或筆記本電腦并裝有工具軟件，就可以方便地對可編程ASIC（CPLD/FPGA）...
  • 關(guān)鍵字： FPGA  ASIC  嵌入式  EDA  ISP  

基于FPGA實現(xiàn)VLIW微處理器的設(shè)計與實現(xiàn)

  • 超長指令字VLIW(VeryLongInstructionWord)微處理器架構(gòu)采用了先進(jìn)的清晰并行指令設(shè)計[1]。VLIW微處...
  • 關(guān)鍵字： FPGA  VLIW  微處理器  

多功能數(shù)據(jù)采集處理系統(tǒng)實現(xiàn)

  • 介紹了一種基于FPGA和DSP的多功能高速數(shù)據(jù)采集處理系統(tǒng)的設(shè)計，該系統(tǒng)的數(shù)據(jù)采集速度最高可達(dá)到105 Msps ,運(yùn)算能力強(qiáng)，通過更改軟件可適用于大部分的高速數(shù)據(jù)處理場合，具有較強(qiáng)的通用性。
  • 關(guān)鍵字： 數(shù)據(jù)采集  FPGA  DSP  201007  

基于FPGA的移位寄存器流水線結(jié)構(gòu)FFT處理器設(shè)計與實

  • 設(shè)計實現(xiàn)了基于FPGA的256點(diǎn)定點(diǎn)FFT處理器。處理器以基-2算法為基礎(chǔ)，通過采用高效的兩路輸入移位寄存器流水線結(jié)構(gòu)，有效提高了碟形運(yùn)算單元的運(yùn)算效率，減少了寄存器資源的使用，提高了最大工作頻率，增大了數(shù)據(jù)吞吐量，并且使得處理器具有良好的可擴(kuò)展性。詳細(xì)描述了具體設(shè)計的算法結(jié)構(gòu)和各個模塊的實現(xiàn)。設(shè)計采用Verilog HDL作為硬件描述語言，采用QuartusⅡ設(shè)計仿真工具進(jìn)行設(shè)計、綜合和仿真，仿真結(jié)果表明，處理器工作頻率為72 MHz，是一種高效的FFT處理器IP核。
  • 關(guān)鍵字： FPGA  FFT  移位寄存器  流水線結(jié)構(gòu)    

基于FPGA的增量型光電編碼器抗抖動二倍頻電路設(shè)計

  • 從增量型光電編碼器的構(gòu)造特點(diǎn)出發(fā)，分析其輸出信號中引起抖動誤碼脈沖的原因。根據(jù)編碼器兩相輸出信號(A相、B相)不能同時跳變的特點(diǎn)，設(shè)計了一種高精度抗抖動二倍頻電路，能有效濾除信號的干擾脈沖。
  • 關(guān)鍵字： FPGA  增量  光電編碼器  抖動    

基于FPGA的彩色圖像Bayer變換實現(xiàn)

  • 利用飛速發(fā)展的FPGA技術(shù)，在圖像采集前端實現(xiàn)Bayer插值變換。比較了常用的3種插值方法，選用計算復(fù)雜度較高但圖像質(zhì)量最佳的Optimal Recovery方法。采用Lattice的FPGA芯片LFECP2-M50，實現(xiàn)1 208×1 024圖像，12 f／s，實時Bayer轉(zhuǎn)換。給出了實時采集圖像結(jié)果，顯示了插值變換前的原始圖像，計算了變換后圖像的峰值信噪比PSNR。
  • 關(guān)鍵字： Bayer  FPGA  彩色圖像  變換    

基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)設(shè)計

  • 在此基于Altera公司的現(xiàn)場可編程門陣列(FPGA)芯片EP2C8F256C6,采用最小均方算法設(shè)計了自適應(yīng)譜線增強(qiáng)(ALE)處理系統(tǒng)。以FPGA為處理核心,實現(xiàn)數(shù)據(jù)采樣控制、數(shù)據(jù)延時控制、LMS核心算法和輸出存儲控制等。充分利用FPGA高速的數(shù)據(jù)處理能力和豐富的片內(nèi)乘法器,設(shè)計了LMS算法的流水線結(jié)構(gòu),保證整個系統(tǒng)具有高的數(shù)據(jù)吞吐能力和處理速度。并且通過編寫相應(yīng)的VHDL程序在QuartusⅡ軟件上進(jìn)行仿真,仿真結(jié)果表明該設(shè)計可以快速、準(zhǔn)確地實現(xiàn)自適應(yīng)譜線增強(qiáng)。
  • 關(guān)鍵字： FPGA  譜線  系統(tǒng)設(shè)計    

用Xilinx FPGA適應(yīng)不斷變化的廣播視頻潮流

  • 電視臺的演播室需要在不替換龐大的以同軸電纜構(gòu)建的基礎(chǔ)架構(gòu)的情況下，將模擬音頻和視頻轉(zhuǎn)換為數(shù)字音頻和...
  • 關(guān)鍵字： FPGA  廣播視頻  SDI  HD  AVC  視頻編碼  

一種基于FPGA的自適應(yīng)譜線增強(qiáng)系統(tǒng)的設(shè)計

  • 0引言在信號采集與處理中，常只關(guān)心具有較窄帶寬和較強(qiáng)周期特征的信號，這時寬帶噪聲成為必須濾除...
  • 關(guān)鍵字： 信號處理  FPGA  ALE  自適應(yīng)濾波  

基于FPGA和DDS技術(shù)的正弦信號發(fā)生器設(shè)計

  • 該系統(tǒng)由FPGA、單片機(jī)控制模塊、鍵盤、LED顯示組成，采用直接數(shù)字頻率合成(DDS)，D／A以及實時計算波形值等技術(shù)，設(shè)計出具有頻率設(shè)置功能，頻率步進(jìn)為100 Hz，頻率范圍為1 kHz～10 MHz之間正弦信號發(fā)生器。該系統(tǒng)的頻率范圍寬，步進(jìn)小，頻率精度較高。
  • 關(guān)鍵字： FPGA  DDS  正弦信號發(fā)生器    

Altium開展系列設(shè)計培訓(xùn)會 獻(xiàn)力“全國電子專業(yè)人才設(shè)計與技能大賽”

  • 　　近日，作為2010年“全國電子專業(yè)人才設(shè)計與技能大賽”官方協(xié)辦單位，Altium于6月5日至6日及6月12日至13日分兩批在大連、北京、青島、蘇州、西安、鄭州、杭州和成都共八個城市為預(yù)選賽階段參賽選手提供“Altium Designer設(shè)計專題技術(shù)”培訓(xùn)輔導(dǎo)。此次Altium與工信部人才交流中心的戰(zhàn)略合作旨在為培養(yǎng)電子行業(yè)的創(chuàng)新型專業(yè)人才提供最先進(jìn)的技術(shù)和最好的平臺。 　　本次系列培訓(xùn)會共吸引了超過700位大賽選手和指導(dǎo)老師親臨現(xiàn)場。Altium專業(yè)技
  • 關(guān)鍵字： Altium  電子設(shè)計  FPGA  

以太網(wǎng)硬件協(xié)仿真接口的便捷及高帶寬的仿真

  • 電子產(chǎn)品世界,為電子工程師提供全面的電子產(chǎn)品信息和行業(yè)解決方案,是電子工程師的技術(shù)中心和交流中心,是電子產(chǎn)品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網(wǎng)絡(luò)家園
  • 關(guān)鍵字： 以太網(wǎng)  FPGA  接口  圖像處理  

基于FPGA的PPM調(diào)制解調(diào)系統(tǒng)設(shè)計

  • 光通信技術(shù)的蓬勃發(fā)展對調(diào)制解調(diào)技術(shù)提出了更高的要求，脈沖位置調(diào)制(PPM)有較高的平均功率利用率，傳輸速率以及較強(qiáng)的抗干擾能力，能夠很好地滿足實際需求。從脈沖位置調(diào)制的基本原理出發(fā)，基于FPGA對PPM調(diào)制解調(diào)系統(tǒng)進(jìn)行設(shè)計，特別是對PPM的幀同步進(jìn)行詳細(xì)說明，并用Verilog HDL語言對系統(tǒng)進(jìn)行時序仿真，驗證了設(shè)計的正確性。
  • 關(guān)鍵字： FPGA  PPM  調(diào)制解調(diào)  系統(tǒng)設(shè)計    
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