基于CPLD／FPGA的CMI編碼設(shè)計(jì)與實(shí)現(xiàn)
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CMI碼是傳號(hào)反轉(zhuǎn)碼的簡(jiǎn)稱，它是一種應(yīng)用于PCM四次群和光纖傳輸系統(tǒng)中的常用線路碼型，具有碼變換設(shè)備簡(jiǎn)單、有較多的電平躍變，含有豐富的定時(shí)信息，便于時(shí)鐘提取，有一定的糾錯(cuò)能力等優(yōu)點(diǎn)。
在高次脈沖編碼調(diào)制終端設(shè)備中廣泛應(yīng)用作接口碼型，在速率低于8 448 Kb／s的光纖數(shù)字傳輸系統(tǒng)中也被建議作為線路傳輸碼型。
本文針對(duì)光纖通信傳輸碼型的要求和CMI碼的編碼原理，介紹了一種以EPM系列7064芯片為硬件平臺(tái)，以Max+PlusⅡ?yàn)檐浖脚_(tái)，以VHDL為開發(fā)工具，適合于CPLD實(shí)現(xiàn)的CMI編碼器的設(shè)計(jì)方案。
1 CMI碼的編碼規(guī)則
CMI編碼規(guī)則如表1所示。
在CMI編碼中，輸入碼字0直接輸出01碼型，較為簡(jiǎn)單。對(duì)于輸入為1的碼字，其輸出CMI碼字存在兩種結(jié)果OO或11碼，因而對(duì)輸入1的狀態(tài)必須記憶。同時(shí)，編碼后的速率增加一倍。
2 CMI編碼器的建模與實(shí)現(xiàn)
首先在原始時(shí)鐘MUX_Clk的上升沿進(jìn)行翻轉(zhuǎn)得到二分頻時(shí)鐘Clk，周期為原始時(shí)鐘的2倍。
然后產(chǎn)生偽隨機(jī)序列，由3個(gè)D觸發(fā)器產(chǎn)生7位偽隨機(jī)序列，序列產(chǎn)生原理如圖1所示。
任何一個(gè)D觸發(fā)器的輸出都可以作為要產(chǎn)生的m序列，則序列以7為周期循環(huán)出現(xiàn)，在3個(gè)D觸發(fā)器輸出都為0時(shí)，語(yǔ)句m_buffer(2)=(m_bu-ffer(1)xor m_buffer(O))Or((not m_buffer(2))and(not m_buffer(1))and(not m_buffer(O)))，可以使第一個(gè)D觸發(fā)器在Clk上升沿到來時(shí)輸出為1，從而避免陷入“000的死循環(huán)。
最后為“O”碼、“1”碼的編碼：
“O”編碼的實(shí)現(xiàn)：在原始時(shí)鐘信號(hào)的下降沿對(duì)m序列進(jìn)行檢測(cè)，當(dāng)其值為“0”時(shí)，將原始信號(hào)的二分頻后的信號(hào)求非賦值給編碼輸出，即可實(shí)現(xiàn)對(duì)“O”進(jìn)行“01”編碼。
評(píng)論