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fpga：quartusⅡ 文章 進入fpga：quartusⅡ技術社區(qū)

Lattice MXO2: 計時控制

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  • 關鍵字： 計時器  FPGA  Lattice Diamond  小腳丫  

Altera MAX10: 按鍵消抖

  • 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。====硬件說明====按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)
  • 關鍵字： 消抖  FPGA  Lattice Diamond  小腳丫  

Lattice MXO2: 按鍵消抖

  • 按鍵消抖在之前的實驗中我們學習了如何用按鍵作為FPGA的輸入控制，在本實驗中將學習如何進行按鍵消抖，用按鍵完成更多的功能。硬件說明按鍵是一種常用的電子開關，電子設計中不可缺少的輸入設備。當按下時使開關導通，松開時則開關斷開，內(nèi)部結(jié)構(gòu)是靠金屬彈片來實現(xiàn)通斷。按鍵抖動的原理抖動的產(chǎn)生 ：通常的按鍵所用的開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。因而在閉合及斷開的瞬間均伴隨有一連串的抖動，為了不產(chǎn)生這種現(xiàn)象而作的措施就是
  • 關鍵字： 消抖  FPGA  Lattice Diamond  小腳丫  

Altera MAX10: LED流水燈

  • 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
  • 關鍵字： 流水燈  FPGA  Lattice Diamond  小腳丫  

Lattice MXO2: LED流水燈

  • 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現(xiàn)是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現(xiàn)時序邏輯的基本思想。要用FPGA實現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實現(xiàn)。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
  • 關鍵字： 流水燈  FPGA  Lattice Diamond  小腳丫  

利用搭載全域硬2D NoC的FPGA器件去完美實現(xiàn)智能化所需的高帶寬低延遲計算

  • 隨著大模型、高性能計算、量化交易和自動駕駛等大數(shù)據(jù)量和低延遲計算場景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長，對計算器件和硬件平臺提出的要求也越來越高。發(fā)揮核心器件內(nèi)部每一個計算單元的作用，以更大帶寬連接內(nèi)外部存儲和周邊計算以及網(wǎng)絡資源，已經(jīng)成為智能化技術的一個重要趨勢。這使得片上網(wǎng)絡（Network-on-Chip）這項已被提及多年，但工程上卻不容易實現(xiàn)的技術再次受到關注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運算和存儲，其優(yōu)點包括計算速度與ASIC相仿，也具備了高度的靈活性，能夠為數(shù)據(jù)
  • 關鍵字： 2D NoC  FPGA  

Altera MAX10: 時鐘分頻

  • 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
  • 關鍵字： 時序邏輯  時鐘分頻  FPGA  Lattice Diamond  小腳丫  

Lattice MXO2: 時鐘分頻

  • 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計數(shù)器計數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示

  • 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平
  • 關鍵字： 數(shù)碼管  FPGA  Lattice Diamond  小腳丫  

Lattice MXO2: 2位7段數(shù)碼管顯示

  • 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數(shù)碼管。硬件說明數(shù)碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平信號就可以使相應
  • 關鍵字： 數(shù)碼管顯示  FPGA  Lattice Diamond  小腳丫  

Altera MAX10: 3-8譯碼器

  • 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
  • 關鍵字： 組合邏輯  FPGA  Lattice Diamond  Verilog  

Lattice MXO2: 3-8譯碼器

  • 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
  • 關鍵字： 組合邏輯  FPGA  Lattice Diamond  Verilog  

Altera MAX10: 點亮RGB三色燈

  • 在這個實驗里我們將學習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
  • 關鍵字： 三色RGBLED  FPGA  Lattice Diamond  小腳丫  

Lattice MXO2: 點亮RGB三色燈

  • 在這個實驗里我們將學習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
  • 關鍵字： 三色RGBLED  FPGA  Lattice Diamond  小腳丫  

Altera MAX10: 點亮LED燈

  • 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關，會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關控制LED的亮和
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