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基于FPGA的Canny算法的硬件加速設計

  • 由于Canny算法自身的復雜性，使得其做邊緣檢測的處理時間較長。針對這個問題，提出和實現了一種Canny算法的硬件加速功能。加速功能的設計是以FPGA為硬件基礎，并采用了流水線技術來對系統(tǒng)的結構改進和優(yōu)化。最后通過對有加速器和無加速器的系統(tǒng)分別做圖像處理，并對統(tǒng)計時間對比分析。結果表明經過加速改進的系統(tǒng)相對節(jié)約了處理時間，并能實時高效地處理復雜圖像的邊緣。
  • 關鍵字： 流水線技術  圖像處理  FPGA  

一種基于FPGA的幀同步提取方法的研究

  • 簡要地介紹了M序列碼作為同步頭的幀同步提取的原理。在研究了相關處理的基礎上,提出了采用補碼配對相減匹配濾波法實現同步提取的新方法。該方法僅利用減法器和加法器,不僅使電路設計簡單,而且使電路得到極大的優(yōu)化,大大節(jié)省了FPGA內部資源。
  • 關鍵字： M序列碼  幀同步提取  FPGA  

一種可靠的FPGA動態(tài)配置方法及實現

  • 現場可編程邏輯門陣列（FPGA）在通信系統(tǒng)中的應用越來越廣泛。隨著通信系統(tǒng)的復雜化和功能多樣化,很多系統(tǒng)需要在不同時刻實現不同的功能,多數場合需要FPGA能夠支持在線動態(tài)配置;在某些安全領域,需要對FPGA程序進行加密存儲、動態(tài)升級。這里根據應用趨勢提出了一種基于CPU＋CPLD的可靠的FPGA動態(tài)加載方法。該方法具有靈活、安全、可靠的特點,在通信電子領域具有一定的參考價值。
  • 關鍵字： 動態(tài)配置  FPGA  CPLD  

針對FPGA優(yōu)化的高分辨率時間數字轉換陣列電路

  • 介紹一種針對FPGA優(yōu)化的時間數字轉換陣列電路。利用FPGA片上鎖相環(huán)對全局時鐘進行倍頻與移相，通過時鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問題，完成時間數字轉換的功能。
  • 關鍵字： 時間數字轉換  鎖相環(huán)  FPGA  

多項式擬合在log-add算法單元中的應用及其FPGA實現

  • 綜合考慮面積和速度等因素，采用一次多項式擬合實現了簡單快速的log-add算法單元。實驗結果表明，在相同的精度要求下，其FPGA實現資源占用合理，硬件開銷好于其他次數的多項式擬合實現方案。
  • 關鍵字： log-add算法單元  多項式擬合  FPGA  

Canny算法的改進及FPGA實現

  • 通過對傳統(tǒng)Canny邊緣檢測算法的分析提出了相應的改進方法。通過模板代替卷積、適當的近似變換、充分利用并行處理單元等使其能夠用FPGA實現。
  • 關鍵字： Canny邊緣檢測算法  卷積  FPGA  

基于FPGA的三相PWM發(fā)生器

  • 介紹了基于FPGA設計的三相PWM發(fā)生器。該發(fā)生器具有靈活和可編程等優(yōu)點,可應用于交流電機驅動用的三相電壓源逆變器。實驗結果驗證了本設計的有效性。
  • 關鍵字： PWM發(fā)生器  三相逆變器  FPGA  

基于小波變換的ECG信號壓縮及其FPGA實現

  • 小波變換在ECG信號處理中的應用得到了很多研究人員的關注。本文研究了5層5/3提升小波變換及其反變換的FPGA實現，并將其應用于ECG信號的壓縮，在均方誤差可控的范圍內獲得了較大的壓縮比，并利用設計的硬核實現了信號的重建。
  • 關鍵字： ECG信號處理  小波變換  FPGA  

基于Java平臺的FPGA嵌入式系統(tǒng)設計

  • 傳統(tǒng)的嵌入式產品只能實現某種特定的功能，不能滿足用戶可變的豐富多彩的應用需求。為解決這個問題，本文設計并實現了一種使用Java作為軟件平臺的基于FPGA的可編程嵌入式系統(tǒng)，以實現系統(tǒng)對多種本地應用和網絡的支持。
  • 關鍵字： Java平臺  JNI  FPGA  

基于FPGA的雙振蕩電路定時器設計

  • 考慮沖擊環(huán)境下定時器會遇到的問題,并分析了單一的晶體振蕩器和諧振振蕩器都不能很好地滿足抗沖擊性和高精度兩方面要求,因此提出了一種基于FPGA設計的雙振蕩定時器。此定時器能有效地解決爆破作業(yè)中延時雷管起爆精度和抗沖擊性能之間的矛盾。更主要的是CPLD的時序比集成芯片更加容易控制。在FPGA實現,該設計的定時精度達到納秒級,很好地滿足系統(tǒng)性能要求。本方法具有結構簡單、成本低、可靠性高、精度高等優(yōu)點。
  • 關鍵字： 定時器  納秒級  FPGA  

獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)

  • 一種獨立式多分辨率VGA/DVI壓縮存儲系統(tǒng)，該系統(tǒng)支持VGA/DVI輸入，同時支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率圖像的連續(xù)壓縮和存儲。在100 MHz時鐘頻率下，系統(tǒng)可以對圖像SXGA和UXGA實時壓縮為(25幀/s)和(17幀/s)。實驗表明，在不同碼率下，系統(tǒng)的單幀圖像壓縮性能與JPEG2000標準近似，PSNR值優(yōu)于JPEG標準。
  • 關鍵字： VGA/DVI壓縮存儲系統(tǒng)  圖像壓縮  FPGA  

SAR高速海量數據存儲與回放系統(tǒng)設計

  • 為了解決SAR匹配成像數據以及合成孔徑雷達中頻采樣后高速海量數據的存儲問題，介紹了一種基于FPGA控制的NAND Flash數據存儲及回放系統(tǒng)設計方案。實驗證明,該系統(tǒng)能以3 Gb/s碼流實時存儲數據具有強實時性，且性能穩(wěn)定，有很好的工程使用價值。
  • 關鍵字： 合成孔徑雷達  海量數據存儲  FPGA  

基于歐氏算法的RS硬件解碼方案的FPGA實現

  • 在通信系統(tǒng)中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
  • 關鍵字： RS編譯碼  差錯控制編碼技術  FPGA  

一種跳頻MSK信號檢測算法及FPGA實現

  • 為了準確截獲并識別目標信號，針對軍事通信信號環(huán)境設計了一種MSK信號檢測識別方法，并使用FPGA進行了設計實現。
  • 關鍵字： MSK信號檢測  頻譜利用率  FPGA  

一種改進型surendra背景更新算法的FPGA實現

  • 針對現有的動態(tài)背景提取運動目標物體算法復雜且難以在硬件上實現的問題，研究了改進型surendra背景更新算法原理的特點，提出了改進型surendra背景更新算法的硬件結構，并對硬件結構進行綜合、仿真后，在FPGA芯片上實現。
  • 關鍵字： 運動目標提取  surendra背景更新算法  FPGA  
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