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FPGA在航空電子系統(tǒng)中的設(shè)計應(yīng)用

  • 由于競爭的壓力和對飛機性能無止境的追求，航空電子從簡單、獨立的設(shè)備發(fā)展到如今以每秒百萬位乃至更快的速度交換信息的高級智能系統(tǒng)網(wǎng)絡(luò)。這也帶來了必須克服的許多設(shè)計問題。
  • 關(guān)鍵字： 高級智能系統(tǒng)網(wǎng)絡(luò)  航空電子  FPGA  

數(shù)字圖像倍焦系統(tǒng)設(shè)計與實現(xiàn)綜合實例之：系統(tǒng)硬件配置方案

基于DSP的嵌入式導(dǎo)航計算機系統(tǒng)中CPLD器件軟件更新的實現(xiàn)

  • 針對嵌入式導(dǎo)航計算機系統(tǒng)中CPLD器件軟件更新需求，提出了通過串行方式基于DSP的CPLD軟件更新方案，通過DSP的I／O口模擬CPLD的JTAG時序邏輯，將由串口接收到的CPLD配置信息文件，移入到其內(nèi)部邏輯中，從而實現(xiàn)軟件更新。分析研究了實現(xiàn)該方案需解決的硬件和軟件中的關(guān)鍵問題，設(shè)計實現(xiàn)了提出的CPLD器件軟件更新方案，并在實際的導(dǎo)航計算機系統(tǒng)中進行了驗證和應(yīng)用。
  • 關(guān)鍵字： CPLD器件軟件更新  DSP  JTAG  

帶硬件地址識別的UART IP的設(shè)計和實現(xiàn)

  • 在通信和控制系統(tǒng)中，常使用異步串行通信控制器（UART）實現(xiàn)系統(tǒng)輔助信息的傳輸。為實現(xiàn)多點通信，通常用軟件識別發(fā)往本站點或其它站點的數(shù)據(jù)，這會加大CPU的開銷。介紹了一種基于FPGA的UART IP，由硬件實現(xiàn)多點通信時的數(shù)據(jù)過濾功能，降低了CPU的負擔(dān)，提高了系統(tǒng)性能。
  • 關(guān)鍵字： UART  IP  FPGA  

數(shù)字圖像倍焦系統(tǒng)設(shè)計與實現(xiàn)綜合實例之：系統(tǒng)原理框圖

數(shù)字圖像倍焦系統(tǒng)設(shè)計與實現(xiàn)綜合實例之：系統(tǒng)工作原理分析

  • 如前所述，本系統(tǒng)主要完成對輸入視頻圖像的兩倍放大。圖像的放大主要是通過插值算法來實現(xiàn)的，下面詳細分析如何應(yīng)用雙線性插值算法來實現(xiàn)倍焦功能。
  • 關(guān)鍵字： 數(shù)字圖像倍焦系統(tǒng)  乘法器  FPGA  

有限狀態(tài)機的FPGA設(shè)計

  • 有限狀態(tài)機是一種常見的電路，由于時序電路和組合電路組成，設(shè)計有限狀態(tài)機的第一步是確定采用Moore狀態(tài)機還是采用Mealy狀態(tài)機。Mealy狀態(tài)機的狀態(tài)轉(zhuǎn)變不僅和當(dāng)前狀態(tài)有關(guān)，而且和各輸入信號有關(guān)；Moore狀態(tài)機的轉(zhuǎn)變只和當(dāng)前狀態(tài)有關(guān)。從電路實現(xiàn)功能上來講，任何一種都可以實現(xiàn)同樣的功能。但他們的輸出時序不同，所以選擇使用哪種狀態(tài)機是要根據(jù)具體情況來定。
  • 關(guān)鍵字： Moore狀態(tài)機  Mealy狀態(tài)機  FPGA  

數(shù)字圖像倍焦系統(tǒng)設(shè)計與實現(xiàn)綜合實例之：設(shè)計需求分析與芯片選型

  • 在數(shù)字圖像處理和通信、遙感圖像分析、醫(yī)學(xué)成像診斷等應(yīng)用領(lǐng)域，為了便于顯示、觀察或進行進一步的處理，常常需要對原始的數(shù)字圖像進行特征提取(如邊緣檢測、邊緣銳化)、噪聲平滑濾波、幾何校正、尺寸縮放等處理，這類圖像處理技術(shù)稱為圖像的預(yù)處理。在實際應(yīng)用中，圖像的預(yù)處理功能很多可以通過FPGA來實現(xiàn)。
  • 關(guān)鍵字： 數(shù)字圖像倍焦系統(tǒng)  視頻解碼器  FPGA  視頻編碼器  乒乓緩沖區(qū)  

H.264/AVC中CAVLC編碼器的硬件設(shè)計與實現(xiàn)

  • 設(shè)計了一種H.264標(biāo)準(zhǔn)的CAVLC編碼器，對原有軟件流程進行部分改進，提出了并行處理各編碼子模塊的算法結(jié)構(gòu)。
  • 關(guān)鍵字： 變長編碼  非零系數(shù)級編碼  FPGA  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-整數(shù)DCT變換的設(shè)計與實現(xiàn)

  • 本節(jié)旨在設(shè)計實現(xiàn)了視頻壓縮標(biāo)準(zhǔn)H.264算法中的整數(shù)DCT變換部分，幫助讀者了解并行流水設(shè)計技巧在算法優(yōu)化中的作用。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  整數(shù)DCT變換  H.264  

FPGA/CPLD狀態(tài)機穩(wěn)定性研究

  • 在FPGA/CPLD設(shè)計中,狀態(tài)機是最典型、應(yīng)用最廣泛的時序電路模塊,如何設(shè)計一個穩(wěn)定可靠的狀態(tài)機是我們必須面對的問題.
  • 關(guān)鍵字： 時序電路  狀態(tài)機  FPGA  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：典型實例-FPGA片上硬件乘法器的使用

  • 在FPGA+DSP系統(tǒng)設(shè)計系統(tǒng)中，F(xiàn)PGA經(jīng)常作為DSP的協(xié)處理器來輔助完成一些計算任務(wù)。而這些計算工作中最消耗時間的就是乘法運算，因此本實例的主要內(nèi)容就是幫助讀者學(xué)會調(diào)用硬件乘法IP核。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  硬件乘法器  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之：FPGA+DSP協(xié)同平臺的調(diào)試技巧和注意事項

  • 作為雙芯片的協(xié)同系統(tǒng)，調(diào)試的開始階段需要對每個芯片進行單獨測試。這種情況下就需要避免另外一個芯片對調(diào)試產(chǎn)生影響，比較好的辦法就是讓它停止工作。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  內(nèi)部邏輯分析儀  隔離調(diào)試  

基于FPGA的帶Cache的嵌入式CPU的設(shè)計與實現(xiàn)

  • MIPS(Microprocessor without Interlocked Pipeline STages)是一種典型的RISC(Reduced InstructiON Set Computer)微處理器,在嵌入式系統(tǒng)領(lǐng)域中得到廣泛的應(yīng)用。MIPS32TM指令集開放，指令格式規(guī)整，易于流水線設(shè)計，大量使用寄存器操作。與CISC(Complex Instruction Set Computer)微處理器相比，RISC具有設(shè)計更簡單、設(shè)計周期更短等優(yōu)點，并可以應(yīng)用更多先進的技術(shù)，開發(fā)更快的下一代處理器。
  • 關(guān)鍵字： 流水線CPU  時序設(shè)計  FPGA  

FPGA與DSP協(xié)同處理系統(tǒng)設(shè)計之： FPGA與DSP的通信接口設(shè)計

  • 以上的接口中，比較常用的接口是EMIF和HPI。其中總線接口需要協(xié)議支持，開發(fā)難度較大，串行接口開發(fā)簡單，但是速率較慢。VPORT等特殊接口一般是在特定的場合下應(yīng)用，不具備通用性，而且需要修改DSP驅(qū)動，開發(fā)周期較長。
  • 關(guān)鍵字： DSP  協(xié)同處理  FPGA  通信接口  EMIF  HPI  BlockRAM  
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