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Altera MAX10: LED流水燈

在時鐘分頻實(shí)驗(yàn)中我們練習(xí)了如何處理時鐘，接下來我們要學(xué)習(xí)如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實(shí)現(xiàn)是很常見的一個實(shí)驗(yàn)，雖然邏輯比較簡單，但是里面也包含了實(shí)現(xiàn)時序邏輯的基本思想。要用FPGA實(shí)現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實(shí)現(xiàn)。1，模塊化設(shè)計(jì)：在之前的實(shí)驗(yàn)中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實(shí)現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
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Lattice MXO2: LED流水燈

在時鐘分頻實(shí)驗(yàn)中我們練習(xí)了如何處理時鐘，接下來我們要學(xué)習(xí)如何利用時鐘來完成時序邏輯。硬件說明流水燈實(shí)現(xiàn)是很常見的一個實(shí)驗(yàn)，雖然邏輯比較簡單，但是里面也包含了實(shí)現(xiàn)時序邏輯的基本思想。要用FPGA實(shí)現(xiàn)流水燈有很多種方法，在這里我們會用兩種不同的方法實(shí)現(xiàn)。1，模塊化設(shè)計(jì)：在之前的實(shí)驗(yàn)中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結(jié)合起來，我們就能搭建一個自動操作的流水LED顯示。框圖如下：2，循環(huán)賦值：這是一種很簡潔的實(shí)現(xiàn)流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
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利用搭載全域硬2D NoC的FPGA器件去完美實(shí)現(xiàn)智能化所需的高帶寬低延遲計(jì)算

隨著大模型、高性能計(jì)算、量化交易和自動駕駛等大數(shù)據(jù)量和低延遲計(jì)算場景不斷涌現(xiàn)，加速數(shù)據(jù)處理的需求日益增長，對計(jì)算器件和硬件平臺提出的要求也越來越高。發(fā)揮核心器件內(nèi)部每一個計(jì)算單元的作用，以更大帶寬連接內(nèi)外部存儲和周邊計(jì)算以及網(wǎng)絡(luò)資源，已經(jīng)成為智能化技術(shù)的一個重要趨勢。這使得片上網(wǎng)絡(luò)（Network-on-Chip）這項(xiàng)已被提及多年，但工程上卻不容易實(shí)現(xiàn)的技術(shù)再次受到關(guān)注。作為一種被廣泛使用的硬件處理加速器，F(xiàn)PGA可以加速聯(lián)網(wǎng)、運(yùn)算和存儲，其優(yōu)點(diǎn)包括計(jì)算速度與ASIC相仿，也具備了高度的靈活性，能夠?yàn)閿?shù)據(jù)
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AMD Kria K24 SOM：為邊緣應(yīng)用節(jié)約功耗、縮小尺寸

無論是電動汽車（ EV ）充電站的逆變器控制，還是手持式醫(yī)療設(shè)備的傳感器融合，抑或是發(fā)電系統(tǒng)、公共交通、自動化多軸工業(yè)機(jī)器人和醫(yī)療設(shè)備的電機(jī)控制。邊緣端數(shù)字信號處理（ DSP ）密集型應(yīng)用都有著獨(dú)特的要求。其中一項(xiàng)要求在于，需要滿足邊緣應(yīng)用的空間和功耗限制，并且適應(yīng)持續(xù)不斷的變化。與此同時，無論在設(shè)計(jì)、制造、上市還是持續(xù)的產(chǎn)品管理方面，嵌入式系統(tǒng)架構(gòu)師和應(yīng)用開發(fā)人員均面臨著快速采取行動以及簡化流程的壓力。推出 AMD Kria K24 系統(tǒng)模塊我很高興地告訴大家，AMD 正擴(kuò)展自適應(yīng) Kria? 系統(tǒng)模塊
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Altera MAX10: 時鐘分頻

時鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計(jì)。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計(jì)時也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
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Lattice MXO2: 時鐘分頻

時鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計(jì)。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計(jì)時也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計(jì)數(shù)器計(jì)數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個LED燈組成的，控制每個LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個LED燈組成的，控制每個LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平信號就可以使相應(yīng)
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Altera MAX10: 3-8譯碼器

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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Altera MAX10: 點(diǎn)亮RGB三色燈

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮，當(dāng)FPGA輸出高電平時LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮，當(dāng)FPGA輸出高電平時LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具，這是用小腳丫STEP-MAX10必須用到的。硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先到云盤準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計(jì)工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實(shí)驗(yàn)22 4位串行累加器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個具有特殊功能的二進(jìn)制寄存器，可以存放計(jì)算產(chǎn)生的中間結(jié)果，省去了計(jì)算單元的讀取操作，能加快計(jì)算單
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