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asic-to-fpga 文章 最新資訊

使用RapidIO技術(shù)搭建可重構(gòu)信號(hào)處理平臺(tái)

  • 摘要：軍事領(lǐng)域常選擇ADI公司的TS201芯片用于信號(hào)處理平臺(tái)，但由于其采用基于電路交換的LINK口進(jìn)行連接，...
  • 關(guān)鍵字： FPGA  RapidIO  可重構(gòu)  信號(hào)處理  DSP  LINK口  

Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

  • 　　Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。 　　該協(xié)議的簽署使進(jìn)行FPGA(現(xiàn)場(chǎng)可編程門陣列)設(shè)計(jì)的電子產(chǎn)品設(shè)計(jì)師們?nèi)缁⑻硪恚瑯I(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實(shí)現(xiàn)了無(wú)縫集成，與Altium Designer軟件融為一體。電子產(chǎn)品設(shè)計(jì)師們可以在Altium電子產(chǎn)品設(shè)計(jì)統(tǒng)一架構(gòu)中使用久經(jīng)考驗(yàn)的Aldec仿真技術(shù)。 　　Altium首席執(zhí)行官Nick Martin表示：“多年來(lái)，Alti
  • 關(guān)鍵字： Altium  FPGA  Designer  

基于CycloneII和MSP430的網(wǎng)絡(luò)數(shù)據(jù)加密實(shí)現(xiàn)

基于NiosII的視頻采集與DVI成像研究及實(shí)現(xiàn)

  • 摘要：采用FPGA作為視頻采集控制和圖像處理芯片，配置NiosII軟核，在FPGA片內(nèi)完成圖像處理和圖像顯示控制，...
  • 關(guān)鍵字： FPGA  NiosII  DVI  圖像采集  

基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)

  • 主要介紹基于FPGA實(shí)現(xiàn)多路模擬信號(hào)自適應(yīng)采集系統(tǒng)的設(shè)計(jì)。該系統(tǒng)主要包括軟件和硬件兩部分：硬件主要采用FPGA芯片，AD7982-1，ADG406和運(yùn)放AD824來(lái)搭建硬件平臺(tái)；軟件包括FPGA程序和事后數(shù)據(jù)處理程序。系統(tǒng)采用動(dòng)態(tài)8位量化方式克服了固定8位量化對(duì)信號(hào)采集精度的影響，目前已成功用于產(chǎn)品中。
  • 關(guān)鍵字： FPGA  多路  采集系統(tǒng)  模擬信號(hào)    

i-IP（唐芯微電子）將推出Altera SIV ASIC/SOC驗(yàn)證平臺(tái)

  • 　　I-IP(唐芯微電子)此前推出的Xilinx雙V5 ASIC/SOC原型驗(yàn)證平臺(tái)，經(jīng)過不斷的市場(chǎng)滲透，滿足了一部分需要超大規(guī)模存儲(chǔ)空間、超高性能科學(xué)計(jì)算能力的客戶需求，隨著對(duì)客戶的深入了解，針對(duì)客戶對(duì)單芯片大容量ASIC/SOC 原型驗(yàn)證板產(chǎn)品的需求，公司著手組織研發(fā)資源，利用 ALTERA 最新工藝、主頻更快、功耗更低的高性能FPGA 器件，將全力推出 Altera Stratix IV 360 530 820 可堆疊 ASIC/SOC 原型驗(yàn)證平臺(tái)(MB3100-A3/5/8)。配合尖端的 DDR
  • 關(guān)鍵字： 唐芯微電子  ASIC  SOC  驗(yàn)證平臺(tái)  

低碼率語(yǔ)音編碼MELP聲碼器的SOPC實(shí)現(xiàn)

  • 摘要：討論了低碼率語(yǔ)音編碼MELP的編解碼過程，有效降低了語(yǔ)音編碼碼率并能使說話者個(gè)人語(yǔ)音特征減弱，特...
  • 關(guān)鍵字： SOPC  MELP  語(yǔ)音編碼  FPGA  NiosII  

SignalTapII ELA的FPGA在線調(diào)試技術(shù)

  • 通過對(duì)FPGA內(nèi)部信號(hào)的捕獲測(cè)試，可以實(shí)現(xiàn)對(duì)系統(tǒng)設(shè)計(jì)缺陷的實(shí)時(shí)分析和修正。與外部測(cè)試設(shè)備相比，可以總結(jié)出SignalTapII ELA的幾點(diǎn)優(yōu)越性：不占用額外的I／O引腳，不占用PCB上的空間，不破壞信號(hào)的時(shí)序和完整性，不需額外費(fèi)用；從多方面證實(shí)，該測(cè)試手段可以減少調(diào)試時(shí)間，縮短設(shè)計(jì)周期。
  • 關(guān)鍵字： SignalTapII  FPGA  ELA  在線調(diào)試    

誰(shuí)會(huì)在代工投資“盛宴”中缺席？

  • 　　在前3年之前全球代工總是在看前4大的動(dòng)向，包括臺(tái)積電、聯(lián)電、中芯國(guó)際及特許。然而，臺(tái)積電一家獨(dú)大，聯(lián)電居老二似乎也相安無(wú)事。 　　自AMD分出Globalfoundries，及ATIC又兼并特許，再把Globalfoundries與特許合并在一起。表面上看少了一個(gè)特許，實(shí)際上由于Globalfoundries在其金主支持下積極建新廠，在代工業(yè)界引發(fā)了波浪,至少誰(shuí)將成為老二成為話題。 　　加上存儲(chǔ)器大享三星近期開始投資代工，放言要接高通的手機(jī)芯片訂單;加上fabless大廠Xilinx改變策略，把2
  • 關(guān)鍵字： 臺(tái)積電  FPGA  28nm  

基于FPGA的RS485接口誤碼測(cè)試儀的設(shè)計(jì)和實(shí)現(xiàn)

  • 介紹了一種基于FPGA的誤碼測(cè)試儀的設(shè)計(jì)原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測(cè)試系統(tǒng)使用RS485接口，具有原理簡(jiǎn)單、接口獨(dú)特、功能豐富等特點(diǎn)，系統(tǒng)具有較好的可擴(kuò)展性。
  • 關(guān)鍵字： FPGA  485  RS  接口    

子帶分解的自適應(yīng)濾波器的FPGA實(shí)現(xiàn)

  • 基于子帶分解的自適應(yīng)濾波器在提高收斂性能的同時(shí)又可以節(jié)省一定的計(jì)算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7．2進(jìn)行子帶分解的NLMS算法的自適應(yīng)濾波器現(xiàn)場(chǎng)可編程門陣列設(shè)計(jì)，利用Simulink和ModelSim對(duì)設(shè)計(jì)方案進(jìn)行了模型仿真和功能仿真，達(dá)到較好的效果。
  • 關(guān)鍵字： FPGA  分解  自適應(yīng)濾波器    

常用FPGA/CPLD四種設(shè)計(jì)技巧

  • 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日
  • 關(guān)鍵字： 技巧  設(shè)計(jì)  FPGA/CPLD  常用  

AEMB軟核處理器的SoC系統(tǒng)驗(yàn)證平臺(tái)的構(gòu)建

基于FPGA的RS485接口誤碼測(cè)試儀的設(shè)計(jì)

  • 摘要：介紹了一種基于FPGA的誤碼測(cè)試儀的設(shè)計(jì)原理、實(shí)現(xiàn)過程及調(diào)試經(jīng)驗(yàn)。該誤碼測(cè)試系統(tǒng)使用RS485接口...
  • 關(guān)鍵字： FPGA  RS485  誤碼測(cè)試儀  

可實(shí)現(xiàn)快速鎖定的FPGA片內(nèi)延時(shí)鎖相環(huán)設(shè)計(jì)

  • 摘要：延時(shí)鎖相環(huán)(DLL)是一種基于數(shù)字電路實(shí)現(xiàn)的時(shí)鐘管理技術(shù)。DLL可用以消除時(shí)鐘偏斜，對(duì)輸入時(shí)鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內(nèi)DLL的結(jié)構(gòu)和設(shè)計(jì)方案，在其基礎(chǔ)上提出可實(shí)現(xiàn)快速鎖定的延時(shí)鎖相環(huán)
  • 關(guān)鍵字： FPGA  延時(shí)  鎖相環(huán)    
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