賽普拉斯推出采用 65 納米工藝技術(shù)的 SRAM

　　賽普拉斯-SRAM 領(lǐng)域的業(yè)界領(lǐng)先公司，日前宣布，該公司在業(yè)界率先推出采用 65 納米線寬的 Quad Data Rate™ (QDR™) 和 Double Data Rate (DDR) SRAM 器件樣品。新推出的 72-Mbit QDRII、QDRII+、DDRII 和 DDRII+ 存儲(chǔ)器采用了賽普拉斯合作伙伴制造商 UMC 開發(fā)的工藝技術(shù)。新型 SRAM 實(shí)現(xiàn)了目前市場(chǎng)上最快的 550 MHz時(shí)鐘速度，在 36 位 I/O 寬度的 QDRII+ 器件中可實(shí)現(xiàn)高達(dá) 80 Gbps 的總數(shù)據(jù)傳輸速度，而功耗僅為 90 納米 SRAM 的一半。這種新型存儲(chǔ)器非常適用于因特網(wǎng)核心與邊緣路由器、固定與模塊化以太網(wǎng)交換機(jī)、3G 基站和安全路由器等網(wǎng)絡(luò)應(yīng)用，而且還能提高醫(yī)療影像和軍用信號(hào)處理系統(tǒng)的性能。上述產(chǎn)品可與 90 納米 SRAM 引腳兼容，從而幫助網(wǎng)絡(luò)客戶提高性能、增加端口密度，而且還不必改變?cè)械陌蹇ú季帧?/p>本文引用地址：http://2s4d.com/article/93939.htm

　　相對(duì)于 90 納米的上一代產(chǎn)品，65 納米的 QDR 和 DDR SRAM 能將輸入輸出電容降低 60%。QDRII+ 和 DDRII+ 器件具有片內(nèi)終結(jié)電阻器 (ODT)，消除了外部端需接電阻的要求，因而可提高信號(hào)的完整性，降低系統(tǒng)成本，節(jié)約板上空間。65 納米產(chǎn)品采用的是鎖相環(huán)路 (PLL) 而非延遲鎖相環(huán) (DLL) 技術(shù)，其可使數(shù)據(jù)有效窗口擴(kuò)展 35%，以幫助客戶縮短開發(fā)時(shí)間、節(jié)約開發(fā)成本。

　　賽普拉斯存儲(chǔ)器和影像部門的執(zhí)行副總裁 Dana Nazarian 指出：“我們不斷豐富自身的同步 SRAM 產(chǎn)品系列，以期拓展目標(biāo)市場(chǎng)，擴(kuò)大市場(chǎng)份額。賽普拉斯致力于推動(dòng) SRAM 市場(chǎng)的長期發(fā)展，并不斷鞏固我們的領(lǐng)先地位。”