SERDES的FPGA實(shí)現(xiàn)(07-100)

　　時(shí)鐘數(shù)據(jù)恢復(fù)

　　時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)接收機(jī)必須恢復(fù)來自數(shù)據(jù)的嵌入式時(shí)鐘。更確切地說，時(shí)鐘起源于數(shù)據(jù)信令的開關(guān)轉(zhuǎn)換。CDR發(fā)送到串行化數(shù)據(jù)開始，然后，變換數(shù)據(jù)為8b/10b(或類似的編碼方法)。編碼取8位數(shù)據(jù)，并變換此數(shù)據(jù)為10位符號。8b/10b編碼在數(shù)據(jù)線上提供一個(gè)相等“0”和“1”傳輸。這會(huì)減弱符號間干擾，并提供足夠的數(shù)據(jù)沿，使接收機(jī)鎖相在輸入數(shù)據(jù)流。發(fā)送器將增加系統(tǒng)時(shí)鐘到發(fā)送位率，并以此位率發(fā)送8b/10b數(shù)據(jù)到TX差分對。

　　CDR接收器的工作從在RX差分位流上鎖相開始。然后，接收器在每個(gè)恢復(fù)時(shí)鐘位校準(zhǔn)數(shù)據(jù)。下一步，數(shù)據(jù)在接收器的參考時(shí)鐘校準(zhǔn)字。最后，數(shù)據(jù)是8b/10b譯碼，準(zhǔn)備用于系統(tǒng)。在CDR系統(tǒng)中，發(fā)送和接收系統(tǒng)，通常具有獨(dú)立的系統(tǒng)時(shí)鐘。兩個(gè)時(shí)鐘都處在特定的變化要求內(nèi)，這是關(guān)鍵。此閾值是幾百PPM(百萬分率)量級。

　　CDR接口的主要設(shè)計(jì)問題是抖動(dòng)。抖動(dòng)是實(shí)際數(shù)據(jù)傳輸布局的相對理想狀況?？偠秳?dòng)(TJ)是由確定性抖動(dòng)和隨機(jī)抖動(dòng)組成。大部分抖動(dòng)是確定性的，其分量包括符號間干擾、占空比失真和同期抖動(dòng)(即來自開關(guān)電源的干擾)。隨機(jī)抖動(dòng)往往是半導(dǎo)體熱問題的副產(chǎn)物，而難斷定。發(fā)送參考時(shí)鐘、發(fā)送PLL、串行器和高速輸出緩沖器，都對發(fā)送抖動(dòng)有貢獻(xiàn)。發(fā)送抖動(dòng)通常標(biāo)定為給定位周期或數(shù)據(jù)眼圖的單位間隔(UI)百分比。例如，抖動(dòng).2UI表示抖動(dòng)為位周期20%。對于發(fā)送抖動(dòng)，U1數(shù)越小越好，這表明抖動(dòng)較小。

　　表1 源同步和時(shí)鐘數(shù)據(jù)恢復(fù)

　　同樣，CDR接收器標(biāo)定在給定的位率所允許的最大抖動(dòng)值。典型的誤碼率標(biāo)準(zhǔn)是1e-12(每1e 12位一個(gè)誤差)。接收抖動(dòng)也標(biāo)定為U1。U1越大，表明接收機(jī)可以允許更大抖動(dòng)。典型接收機(jī)指標(biāo)是.8U1，這意味著位周期的80%可以是噪聲，而接收機(jī)仍然能夠可靠地接收數(shù)據(jù)。抖動(dòng)通常用統(tǒng)計(jì)bell分布量化表示。

　　SERDES測試和眼圖

　　由于抖動(dòng)是SERDES系統(tǒng)中的主要解決的問題，所以，抖動(dòng)也是測試測量的一個(gè)焦點(diǎn)。測量抖動(dòng)是用高性能示波器連接SERDES信號，觀測“數(shù)據(jù)眼圖”。對于給定差分對r的眼圖是很多狀態(tài)過渡的重疊。取樣窗口足夠的寬，能保證包含圖中的兩個(gè)交叉點(diǎn)。這種合成圖看起來象一個(gè)眼睛，此圖提供信號質(zhì)量和抖動(dòng)的直觀目測方法?？傊?，眼睛打開越寬，信號越好。

　　圖2示出在示波器上看到的典型眼圖。在此眼圖中，V量測對1.2V總電壓擺幅(從邏輯O到邏輯1)的眼打開的高度。有3個(gè)寬度(或時(shí)間)測量：U1量測全位周期，H量測共模電壓下全打開，T量測最小和最大解扣電壓間的寬度。H、T和V值越大，表明眼睛越寬、因而，信號越好，抖動(dòng)越小。

　　圖2 數(shù)據(jù)眼圖