采用高級節(jié)點ICs實現(xiàn)從概念到推向消費者的最快途徑(08-100)

　　關(guān)于定制設(shè)計

　　對于定制設(shè)計(尤其是模擬)，高級節(jié)點的工藝變化與有害寄生效應(yīng)日益擴大的影響，迫使人們從新的角度看待模擬設(shè)計方法。模擬設(shè)計工程師通常依靠確保極限狀況下的設(shè)計性能為標(biāo)準(zhǔn)，來進(jìn)行設(shè)計簽收。然而，這種方法無法指明良品率或良品率余量, 比較新的模擬工具，例如Cadence Virtuoso Analog Design Environment GXL可以直接解決這些問題。Virtuoso Analog Design Environment GXL可以自動調(diào)整所有極限情況下的設(shè)計大小，同時還可以自動調(diào)整設(shè)計，使其在所有工藝變化的情況下，都可以實現(xiàn)良品率的最大化。

　　雖然寄生并不是定制設(shè)計師的一個新的考慮因素，但高級節(jié)點技術(shù)會大大提高寄生效應(yīng)的總數(shù)，這是當(dāng)今工程師需要防備的。在低于90納米的設(shè)計工藝中，并不是總能夠簡單地添加許多保護環(huán), 因為它們會占用太多空間。因此，就要留待設(shè)計師去搞清楚如何在布局之前將設(shè)計建好，讓后布局設(shè)計和提取的等待時間最小化。通過利用Virtuoso Analog Design Environment GXL內(nèi)的寄生重新模擬流程，設(shè)計師能夠在布局之前偵測并預(yù)防寄生。從這項工作中獲得的數(shù)據(jù)可以被保存，作為設(shè)計IP的一部分，這樣當(dāng)模塊被重新使用時，就同時知道了寄生知識。這種方法剛開始時是設(shè)計師將重要網(wǎng)絡(luò)隔離，并確認(rèn)這些網(wǎng)絡(luò)上的最大寄生公差。通過一系列的簡單步驟，這些值可以被確認(rèn)，并作為這些網(wǎng)絡(luò)的“約束”被保存起來?，F(xiàn)在，當(dāng)布局工程師通過手動布線，或者使用Cadence Space-Based Router

　　[CDSI1]時，這些約束會幫助防止可能造成信號完整性問題的布線設(shè)計。在提取之后，設(shè)計師可以使用同樣的流程分析二級網(wǎng)絡(luò)，或者將寄生數(shù)據(jù)保存在庫中，這樣，在下一次該IP被使用時，就已經(jīng)被很好地定性。

　　實現(xiàn)問題會因為將設(shè)計投產(chǎn)所需遵照的規(guī)則集而呈指數(shù)型增長。實現(xiàn)的一個關(guān)鍵部分就是布線。更多高級布線法，如Cadence Space-Based Router，能夠自動或者互動的完成基于約束的布局。這種約束導(dǎo)向型設(shè)計方法學(xué)，讓設(shè)計師可以根據(jù)性能或?qū)ｉT的結(jié)構(gòu)，對物理設(shè)計進(jìn)行調(diào)整。這種能力在高級工藝中的設(shè)計優(yōu)化時是非常關(guān)鍵的，多個金屬層被用于高速互聯(lián)。邏輯設(shè)計師可以對關(guān)鍵網(wǎng)絡(luò)進(jìn)行標(biāo)注，讓專用于高性能互聯(lián)的層實現(xiàn)自動布線。這使得手動預(yù)布線任務(wù)不再必要，這在過去的復(fù)雜微處理器設(shè)計中，通常需要好幾個月的時間才能完成。

　　通過這種方法，物理設(shè)計解決方案可以實現(xiàn)“構(gòu)造正確性”，因為與設(shè)計規(guī)則和約束有關(guān)的各種物理設(shè)計決定都與各種結(jié)構(gòu)掛鉤。不過，如果經(jīng)驗告訴他們需要有那么一點違例才能滿足設(shè)計或制造目標(biāo)，設(shè)計師也可以不考慮這些指導(dǎo)方針。通過將基于空間的布線技術(shù)應(yīng)用到Virtuoso平臺中，用戶可以互動式的完成他們最復(fù)雜的布線任務(wù)，或者通過使用布線器中包含的自動化功能來完成。

　　對更復(fù)雜設(shè)計更快的驗證

　　對于新興的混合信號設(shè)計，傳統(tǒng)的黑盒子方法不再有效。這些設(shè)計需要更長的模擬運行時間，而且其中大多數(shù)需要得出必要的結(jié)果，以便預(yù)測在高級制造工藝環(huán)境中的芯片性能。此外，種類越來越多的復(fù)合信號實現(xiàn)媒介的出現(xiàn)，讓高效電路模擬的壓力加大?，F(xiàn)在，工程師必須要能夠有效應(yīng)對單芯片模擬IC、復(fù)合單SoC或者硅封裝(SIP)設(shè)備等的設(shè)計實現(xiàn)。為了實現(xiàn)最高生產(chǎn)效率，電路設(shè)計師應(yīng)該能夠應(yīng)用相同的工具、方法學(xué)和模型，避免應(yīng)對不同工具環(huán)境可能造成的任何延遲。

　　Cadence Virtuoso Spectre 電路模擬器(Cadence Virtuoso Spectre Circuit Simulator)搭配turbo技術(shù)，讓設(shè)計師可以在他們探索IC架構(gòu)的過程中，加快數(shù)字、模擬和復(fù)合信號電路的詳細(xì)驗證，使用業(yè)界標(biāo)準(zhǔn)的Spectre電路模擬器，在方法學(xué)和模型上沒有任何變化。這種方法可以縮短模擬設(shè)計驗證時間，在精確性上沒有損失，從而提高設(shè)計周期的吞吐量，并降低成本。Virtuoso Spectre 電路模擬器搭配turbo技術(shù)，可以將預(yù)布局作用電路的模擬運行速度提高2到10倍，將后布局、寄生主導(dǎo)的作用電路提高5到10倍。同樣重要的是，這些速度優(yōu)勢對工程師來說，不需要漫長的掌握時間。

　　設(shè)計感知型制造

　　即便高級節(jié)點設(shè)計必須在設(shè)計初期及早解決制造影響，制造時必須通過掩模準(zhǔn)備和硅分析確保設(shè)計目標(biāo)保持不變。由于高級節(jié)點制造對芯片性能有巨大影響，在制造時要想改變物理設(shè)計的形狀，必須要考慮到這些特定形狀對設(shè)計性能的巨大影響。在Cadence高級節(jié)點設(shè)計(Cadence Advanced Node Design)解決方案等精密的環(huán)境中，制造工具依靠插入到開發(fā)過程中的約束數(shù)據(jù)來保持設(shè)計意圖。

　　更新的工具通過更多的自動化機制來校正物理設(shè)計中的熱點，將這些功能發(fā)展到新階段。例如，Cadence優(yōu)化工具可以讀取光刻和CMP分析工具制造的數(shù)據(jù)，并自動修正布局中的熱點。同時Cadence芯片優(yōu)化器(Cadence Chip Optimizer)應(yīng)用這種技術(shù)和金屬層到SoC設(shè)計中，Virtuoso平臺中的良品率優(yōu)化應(yīng)用這些技術(shù)到定制模塊中。