FPGA的多路可控脈沖延遲系統(tǒng)

摘要 采用數字方法和模擬方法設計了一種最大分辨率為0.15 ns級的多路脈沖延遲系統(tǒng)，可以實現對連續(xù)脈沖信號的高分辨率可控延遲；采用Flash FPGA克服了現有SRAM FPGA系統(tǒng)掉電后程序丟失的缺點，提高了系統(tǒng)反應速度。本系統(tǒng)適用于需要將輸入脈沖信號進行精確延遲來產生測試或控制用的連續(xù)脈沖信號場合，具有很強的適用性。

關鍵詞  數字方法  模擬方法  分辨率  脈沖延遲  ProASIC3

　　在科學研究、通信和一些自動控制中，經常需要精確定時的連續(xù)脈沖信號，用于產生測試信號或控制用的時序。脈沖延遲的基本方法可分為數字方法和模擬方法。數字方法采用計數器或存儲器實現延遲控制，其缺點是無法滿足高分辨率的要求；模擬方法采用專用的脈沖延遲器件實現延遲控制，其缺點是抗干擾效果不好，容易產生抖動和電壓不穩(wěn)等問題。于是我們提出構建數模結合的系統(tǒng)，實現連續(xù)脈沖信號的高分辨率延遲。

1  系統(tǒng)功能

　　本系統(tǒng)擬定對頻率范圍在1~50 kHz左右的TTL電平脈沖序列進行多路延遲處理。各路延遲時間分別由單片機動態(tài)設定，最大延遲時間為1 ms，最大分辨率為0.15 ns級。

2  方案選擇

　　因為所要處理的脈沖序列的脈沖間隔時間大于脈沖延遲時間，不必考慮多脈沖存儲和再生的問題，所以數字方法中選用計數器法，完成延遲量高位部分控制。現存的計數器系統(tǒng)方案大多是基于SRAM的FPGA，其缺點是SRAM中的程序掉電后易丟失，上電后要借助于外圍的單片機重新向SRAM中寫程序，影響了系統(tǒng)的反應速度。為了解決這一問題，系統(tǒng)選用Actel公司的Flash FPGA，掉電后程序不易丟失，提高了系統(tǒng)的反應速度。另外，FPGA中的PLL模塊能對外部時鐘源進行分頻、倍頻，給計數器模塊提供觸發(fā)和計數脈沖。這些大大減少了芯片數目，提高了集成度，節(jié)省了系統(tǒng)面積和成本。然后，用VHDL語言對FPGA進行編程，實現硬件電路軟件化設計，控制各路時序，完成用數字方法對脈沖信號的延遲控制，此時分辨率可以達到10 ns級。

　　用模擬方法進行延遲低位部分控制時，選用了DS1020延遲線芯片。只要在電路板上搭建多組以DS1020延遲線芯片為主的電路，就可以同時輸出多路脈沖序列。此時最大延遲分辨率可以達到0.15 ns級。本方案中各路計數器模塊和延遲線的延遲時間均可由MCU編程來動態(tài)調整，系統(tǒng)結構框圖如圖1所示。

圖1  系統(tǒng)結構框圖

3  方案實現

　　系統(tǒng)選用Actel公司的ProASIC3 A3P250芯片實現數字部分。系統(tǒng)時鐘由外部50 MHz晶振提供，時鐘引腳連接到FPGA的CCC全局時鐘引腳上；頻率可以通過FPGA內部的PLL實現倍頻和分頻，設定需要的頻率。因為在多路脈沖延遲方案中電路的同步是保證控制準確的前提，所以應該首先為電路提供一個基準脈沖。通過PLL將50 MHz的頻率倍頻，產生一個100 MHz的低頻觸發(fā)脈沖，從而觸發(fā)各路計數模塊開始計數。同時，將100 MHz通過另一計數器模塊得到1 kHz的觸發(fā)脈沖，此時可以根據需要延遲的范圍通過MCU編程來設定各計數器的初值，產生一個粗延遲的脈沖信號，實現以10  ns為步進的延遲，延遲分辨率為10 ns級。FPGA內部結構如圖2所示。

圖2  FPGA內部結構框圖

　　FPGA將粗延遲脈沖信號送給多路延遲線芯片DS1020進行低位延遲。實際電路中DS1020的8個并行數據引腳（P0～P7）與MCU相連，MCU通過軟件程序將延遲時間寫入DS1020，并發(fā)送指令給EN端口，通知DS1020實現低位延時。通過與MCU相連的8位數據腳實現10 ns以內的延時，最后輸出腳OUTPUT將脈沖信號送至D/A轉換器，再經放大器放大后得到總延遲后的輸出信號。多路延遲線結構框圖如圖3所示。

圖3  多路延遲線結構框圖

4  系統(tǒng)仿真

　　下面給出了核心部分的RTL圖及QuartusII時序仿真波形。PLL模塊的RTL圖如圖4所示。

　　計數模塊2的RTL圖如圖5所示。該模塊的輸入clk應連接到頻率為100 MHz的時鐘信號，作為計數脈沖。 en是使能信號，應連接到經過計數模塊1分頻后得到的1 kHz的時鐘信號上。假設en信號到來，該信號為高電平時，計數器temp開始計數，到達設定的計數時間后輸出高電平，否則為低電平。經過計數模塊2后系統(tǒng)完成粗延遲，此時延遲分辨率為10 ns級。

圖4  PLL模塊RTL圖

圖5  計數模塊2的RTL圖

　　PLL模塊實現倍頻的功能。其中，輸入clk0應連接頻率為50 MHz的時鐘信號。輸出信號c0為100 MHz，分別送給計數模塊1和2實現分頻和計數脈沖的作用。其仿真波形如圖6所示。

圖6  PLL模塊仿真波形

　　計數模塊1和2的延遲時間均可由單片機動態(tài)寫入，本方針波形寫入的延遲時間為300 ns。延遲后的波形如圖7所示。

結語

　　本設計不同于現有的延遲電路，它將數字方法圖7延遲后計數模塊2輸出波形和模擬方法相結合，對多路連續(xù)脈沖信號進行大范圍高分辨率的動態(tài)延遲，將分辨率提高到了0.15 ns級。而且，本系統(tǒng)用Flash FPGA替代現有系統(tǒng)的SRAM FPGA，從而大大提高了系統(tǒng)集成度，降低了成本。

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程璐（碩士研究生）、郭文成（副教授），主要研究方向為微機控制系統(tǒng)。