基于FPGA的核物理實驗定標器的設計與實現(xiàn)

　　定標器在大學實驗中有很廣泛的應用，其中近代物理實驗中的核物理實驗里就有2個實驗（G-M計數(shù)管和β吸收）要用到高壓電源和定標器，而目前現(xiàn)有的設備一般使用的是分立元器件，已嚴重老化，高壓極不穩(wěn)定，維護也較為困難；另一方面在許多常用功能上明顯欠缺，使得學生的實驗課難以維持。為此我們提出了一種新的設計方案：采用EDA進行結構設計，充分發(fā)揮FPGA（Field Programmable Gate Array）技術的集成特性，拋棄原電路中眾多晶體管，成功地對系統(tǒng)中的大量處理電路進行了簡化和集約，提高了儀器的可靠性和穩(wěn)定性，有利于電路的測試和檢修。改進方案后的定標器不僅完善了原有的功能，還增加了數(shù)據(jù)存儲、RS232接口等功能，可以方便地與PC機接口通信，進行數(shù)據(jù)處理、圖像顯示和打印等。

　　1 G-M計數(shù)器原理

　　G-M計數(shù)管是一種低壓氣體放電管，作用是將入射粒子（射線）轉換成電壓脈沖輸出。原子核心物理實驗中常用它作為計數(shù)裝置的“探頭”探測射線及射線強度。G-M計數(shù)管有2種：用于探測β射線的鐘罩型和主要用于探測γ射線的長圓柱型。其中鐘罩型β計數(shù)管的工作電壓為千V（伏）左右，圓柱型工作電壓接近千V（伏）。

　　射線粒子在計數(shù)管中引起氣體“雪崩”放電，使得計數(shù)管導通；電流通過負載電阻R形成一個負脈沖，此脈沖信號通過電容C，經(jīng)前置放大器送至定標器計數(shù)，如圖1所示。由于計數(shù)管在放電終止后會形成連續(xù)放電現(xiàn)象，此現(xiàn)對計數(shù)管極其有害，故一發(fā)現(xiàn)計數(shù)突然增加時，就應立即降低高壓。改進后的定標器會自動控制高壓源，將其電壓降低。這些改進。即可避免以前實驗中出現(xiàn)的計數(shù)管損壞問題。

　　2 定標系統(tǒng)原理及硬件實現(xiàn)

　　定標器系統(tǒng)由電源部分、輸入電路部分和脈沖計數(shù)顯示部分3個模塊組成，原理框圖如圖2所示。

　　G-M計數(shù)管產(chǎn)生的負脈沖經(jīng)過輸入整形電路，進行整形、放大處理，產(chǎn)生標準TTL信號，再由計數(shù)測量電路進行計數(shù)。定時脈寬門控電路控制計數(shù)的脈寬，分6個檔：×10 -3、×10 -2、×10 -1、×10 0、×10 1、×10 2。時間倍乘檔有4種選擇：×1、×2、×4、×8。這樣進行的一組測量數(shù)據(jù)即可以用來描述射線粒子產(chǎn)生的規(guī)律。 圖2中，顯示部分采用的是動態(tài)顯示的方法，利用單片機AT89C51來進行即時的控制和相應的顯示數(shù)據(jù)。同時根據(jù)需要，選擇部分測量數(shù)據(jù)（包括此次計數(shù)數(shù)據(jù)及對應的高壓值）存儲到RAM中，然后將所選取的RAM中的數(shù)據(jù)通過RS232串行端口發(fā)送到PC機上，經(jīng)過相應的處理軟件進行描圖，以及相應的實驗數(shù)據(jù)處理。為了使系統(tǒng)更加集成化，特定時脈寬門控、計數(shù)測量電路、地址譯碼及數(shù)據(jù)鎖存、總線的驅動等電路集成到1片F(xiàn)LEX10K的FPGA中。圖3為系統(tǒng)詳細電路原理框圖。

　　3 FPGA芯片設計

　　3.1 FPGA邏輯功能結構及其總體設計

　　為了簡化設計，實現(xiàn)系統(tǒng)大量邏輯電路的集成，在設計中使用了現(xiàn)場可編程邏輯門陣列器件（FPGA）。FPGA主要實現(xiàn)以下邏輯功能：定時脈寬門控、計數(shù)測量、地址鎖存、譯碼、總線的驅動和擴展以及數(shù)碼顯示的控制等功能。其邏輯功能頂層結構如圖4所示。FPGA器件選擇Altera公司FLEX10K10系列的EPF10K10LC84-4芯片。該芯片集成有1萬個等效邏輯門，含有572個邏輯單元（LEs）、72個邏輯陣列塊（LABs）、3個嵌入式陣列塊（EAB s），并具有720個片內寄存器，可以在不占用內部資源的條件下實現(xiàn)6144 bit的片內存儲器；內部模塊間采用高速、延時可預測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片內還有三態(tài)網(wǎng)絡和6個全局時鐘、4個全局清零信號以及豐富的I/O資源；每個I/O引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個I/O引腳的速度以及I/O寄存器的使用。

　　FPGA使用的開發(fā)軟件為MAX+PLUS II。該軟件是一個集設計輸入、編譯、仿真和編程為一體的超級集成環(huán)境；提供了自動邏輯綜合工具，可以在多個邏輯層次上對高級設計描述進行綜合、優(yōu)化，大大縮短了編譯時間，加速了FPGA設計開發(fā)進程。MAX+PLUS II支持各種HDL輸入選項，包括VHDL、Verilog HDL和ALTERA的硬件描述語言AHDL；提供豐富的庫單元供設計者調用，其中包括74個系列的全部器件和多種特殊的邏輯宏單元（macrofunction），以及新型的參數(shù)化的巨單元（magafunction）。