一種基于FPGA的語(yǔ)音密碼鎖設(shè)計(jì)(06-100)

　　軟件設(shè)計(jì)

　　本設(shè)計(jì)中，采用自頂向下的層次化結(jié)構(gòu)設(shè)計(jì)方法，把整個(gè)系統(tǒng)劃分為幾個(gè)子模塊，最后完成頂層電路的設(shè)計(jì)。子模塊可分為：時(shí)鐘模塊、顯示子模塊、鍵盤(pán)子模塊、語(yǔ)音子模塊。當(dāng)各個(gè)功能子模塊設(shè)計(jì)完畢，頂層模塊的設(shè)計(jì)就變得簡(jiǎn)單了，就是將各個(gè)子模塊連接起來(lái)，其電路模型如圖5所示。

　　結(jié)語(yǔ)

　　本設(shè)計(jì)中采用了ALTERA公司的 EP1C3T144芯片進(jìn)行設(shè)計(jì)，實(shí)際測(cè)試表明系統(tǒng)的各項(xiàng)設(shè)計(jì)要求均得到滿(mǎn)足并且系統(tǒng)工作良好，該設(shè)計(jì)采用了SOPC技術(shù)和FPGA，幾乎將整個(gè)系統(tǒng)下載于同一芯片中，實(shí)現(xiàn)了所謂的片上系統(tǒng)，可以極大減少其它分立元件或其它芯片的使用，有效地縮小了線路板面積，增加了系統(tǒng)的可靠性，大大縮短了系統(tǒng)開(kāi)發(fā)的周期?？朔藗鹘y(tǒng)電子密碼鎖可靠性差、價(jià)格高的缺點(diǎn)，提高了系統(tǒng)的性?xún)r(jià)比。由于采用VHDL語(yǔ)言進(jìn)行層次化設(shè)計(jì)，用軟件實(shí)現(xiàn)硬件電路，具有良好的可移植性，可隨時(shí)在線更改邏輯設(shè)計(jì)及有關(guān)參數(shù)，充分體現(xiàn)現(xiàn)場(chǎng)可編程器件的優(yōu)越性。