引進CRC/3DS架構　DDR4數(shù)據(jù)傳輸性能/可靠度躍升

　　相較前一代記憶體規(guī)格，第四代雙倍資料率(DDR4)新增超過二十種功能，其中，采用循環(huán)冗余校驗碼(CRC)和立體矽堆疊(3DS)技術更是重大變革，前者可即時檢測資料匯流排上的錯誤訊息，提升可靠度;后者對提升時序和功率效能則大有幫助。

　　隨著標準不斷演進，新一代記憶體規(guī)范通常著重于提升資料傳輸速率，其他方面僅略做調(diào)整，但第四代雙倍資料率(DDR4)并非如此。DDR4首次亮相時，便新增超過二十種功能，比先前DDR規(guī)格足足多一倍。

　　前幾代的DDR規(guī)格創(chuàng)新，主要目標是提供更快速度或更廣泛的應用，然而，為使低耗能效益持續(xù)有所改善，DDR產(chǎn)品須進行更大的設計變革;新一代的DDR4不僅提高速度，也拓展市場廣度，以下列舉幾項DDR4的重大變革。

　　新增CRC驗證機制　DDR4可檢測資料匯流排錯誤

　　首先，DDR4在可靠性和制造技術方面都大幅改進，讓DDR測試變得更方便。舉例來說，DDR4新增寫入資料時的循環(huán)冗余校驗碼(Cyclic Redundancy Check, CRC)，可即時檢測資料匯流排上的錯誤訊息，一旦發(fā)現(xiàn)CRC錯誤，且寫入資料被刪除，便很可能是讀取錯誤。然而，在匯流排上進行CRC運算驗證，將能在傳輸資料時檢測錯誤訊息，這對資料寫入和非除錯Non-ECC記憶體應用有很大的幫助。

　　另外，當動態(tài)隨機存取記憶體(DRAM)偵測到 CRC錯誤，如很短的低電壓脈沖，它會將ALERT_n值標記為低值(Low)，并將CRC錯誤標志MR5，以及CRC錯誤狀態(tài)MPR設定為1;接著，在 CRC錯誤被刪除之前，MR5必須重設為0，或將其清除;由于CRC錯誤和C/A奇偶校驗錯誤會產(chǎn)生相同錯誤代碼，即ALERT_n LOW，因此，如何判斷錯誤類型，有賴于聯(lián)合電子設備工程委員會(JEDEC)所提出的解決之道。

　　透過JEDEC的解決方案，設計工程師可由錯誤持續(xù)的時間長度，來分辨產(chǎn)生的究竟是哪種錯誤。若低值持續(xù)六至十個時脈周期，是CRC錯誤;如果持續(xù)了四十八至一百四十四個時脈周期，則為C/A 奇偶校驗錯誤。透過C/A奇偶校驗功能，可讓工程師以低成本方式，進而確認鏈路上的指令和位址匯流排對稱性。

　　善用狀態(tài)分析　DDR4除錯效率大增

　　DDR4的最大挑戰(zhàn)，或許是如何在DIMM/SODIMM插槽上進行方便探量。由于DDR4采球柵陣列(BGA)封裝，導致DDR3跟DDR4使用不同的DIMM及SODIMM插槽，因此，DDR4需要全新的探量方式。

　　然而，隨著資料傳輸速率提升和電壓下降，資料有效窗口變得更小，當資料有效窗口變小，臨界值設定便成為有效量測時脈與時序模式的關鍵要素;時序模式是邏輯分析儀最基本的模式，可告知事件發(fā)生時間，并可對邏輯分析儀的內(nèi)部時脈進行取樣;不過，時序模式與DDR4系統(tǒng)不同步，因此只能提供有限的系統(tǒng)訊號流量資訊。

　　此外，狀態(tài)分析同步，代表取樣時脈來自待測裝置(DUT)。而狀態(tài)分析的目的是為了檢查發(fā)生狀況，用戶可藉由追蹤匯流排上的數(shù)值來得到所需資訊，透過這種方式，用戶得以監(jiān)控碼流，快速找出功能問題。事實上，狀態(tài)分析能夠和待測裝置一樣看到DDR4指令、位址、資料與系統(tǒng)時脈之間的關系，實是準確檢視DDR4活動的關鍵。

　　狀態(tài)模式通常用于軟體除錯，以確保記憶體控制器和DRAM之正常運作。進行硬體除錯和軟硬體整合時，如果難以確定錯誤發(fā)生位置，也可使用狀態(tài)模式;常來自待測裝置的時脈產(chǎn)生后，工程師須進行準確的同步取樣，如此能有助系統(tǒng)運作在錯誤出現(xiàn)時擷取資料。

　　不過，如欲準確擷取匯流排中的資料，邏輯分析儀的設定/保持時間(Setup/Hold Time)須短于資料有效窗口，系因資料有效窗口與匯流排時脈相對應的位置，會因不同類型的匯流排而異。而在DDR4速率下，準確擷取資料有效窗口變得更為復雜，其原因來自邏輯分析儀可用資料的有效窗口不斷縮小，但利用該狀態(tài)模式，可讓使用者藉由監(jiān)控碼流，以及追蹤匯流排上的數(shù)值，快速找出錯誤。

　　DDR4亦須發(fā)展新的交流參數(shù)測試方法。DDR4比DDR1快近五十倍，要達到這個速度，唯一方法是改變交流時序規(guī)格，然而更大的效能意味著更多重新設計，使產(chǎn)品符合嚴格規(guī)范的同時，也造成產(chǎn)品延遲進入市場、售價變得更高，這種情況自然沒有任何記憶體公司樂見。

　　采行3DS架構　DDR4提升時序/傳輸效能

　　幸好DDR4藉由改變規(guī)格，沿用DDR3系統(tǒng)設計和時序策略以解決這些問題。事實上，所有DDR4規(guī)格的變化其實都隱含立體矽堆疊(3DS)的概念，在傳統(tǒng)堆疊中，DRAM堆疊是為了減少整體電路所需的涂料，但在DDR4的高速下，傳統(tǒng)堆疊有局限性;立體矽堆疊可增加密度，其架構由一個主要DRAM和多達八個從屬的DRAM堆疊組成，甚至還能在單一載點上安裝多達八個元件。

　　主DRAM也為從屬DRAM提供屏障，讓電力負荷維持在單一節(jié)點。由于3DS的階級選取(Rank Selection)均經(jīng)過編碼，因此使用者能更有效率地使用接腳。同時3DS具有獨特的單模暫存器介面，許多指令比如重設，其可同時廣播給所有 DRAM;其他指令則仍然個別發(fā)送給不同DRAM，這些指令包括啟動、讀出、寫入、預充電和刷新等。

　　DDR4改用立體矽堆疊，對提升時序和功率效能有很大幫助，不僅讓用戶工作效率大增，同時也滿足突破性速度的需求。