基于Flash和JTAG接口的FPGA多配置系統(tǒng)

　　引言

　　針對需要切換多個(gè)FPGA配置碼流的場合， Xilinx公司提出了一種名為System ACE的解決方案，它利用CF(Compact Flash)存儲(chǔ)卡來替代配置用PROM，用專門的ACE控制芯片完成CF卡的讀寫，上位機(jī)軟件生成專用的ACE文件并下載到CF存儲(chǔ)卡中，上電后通過ACE控制芯片實(shí)現(xiàn)不同配置碼流間的切換[1]。

　　System ACE的解決方案需要購買CF存儲(chǔ)卡和專用的ACE控制芯片，增加了系統(tǒng)搭建成本和耗費(fèi)了更多空間，而且該方案只能實(shí)現(xiàn)最多8個(gè)配置文件的切換，在面對更多個(gè)配置文件時(shí)，這種方案也無能為力。但若要開發(fā)System ACE的替代方案，則需要選擇更合適的可反復(fù)編程存儲(chǔ)器，并且需要選用合適的傳輸協(xié)議接口來下載配置碼流。通過串口或并口來下載配置碼流速度太慢，不能滿足應(yīng)用中快速下載的需要;通過USB接口來下載配置碼流則需要專門的控制芯片，增加了系統(tǒng)設(shè)計(jì)的成本[23]。

　　本文選用大容量NOR Flash存儲(chǔ)器來存儲(chǔ)配置碼流，并利用JTAG接口完成配置碼流下載的FPGA多配置解決方案。與System ACE方案相比，該方案不僅能快速完成多個(gè)配置碼流的下載，還具有更高的配置速度和更低的實(shí)現(xiàn)成本。

　　1　JTAG接口模塊的設(shè)計(jì)

　　為了將配置碼流寫入Flash存儲(chǔ)器，上位機(jī)軟件通過JTAG下載線與JTAG接口模塊連接。JTAG接口模塊接收上位機(jī)軟件發(fā)送的JTAG信號，從中提取出JTAG指令及對應(yīng)的數(shù)據(jù)，并產(chǎn)生針對Flash存儲(chǔ)器的擦除和燒寫信號。由IEEE 1149.1-2001標(biāo)準(zhǔn)[4]以及NOR Flash存儲(chǔ)器先擦除后寫入的特性，設(shè)計(jì)上位機(jī)軟件的具體執(zhí)行流程如圖1所示。同時(shí)為了完成Flash存儲(chǔ)器的擦除和燒寫，本文在軟件設(shè)計(jì)中規(guī)定了一系列的自定義JTAG指令，如圖1中括號內(nèi)所示。本文規(guī)定一幀數(shù)據(jù)大小為4096比特。

　　圖1　上位機(jī)軟件燒寫Flash存儲(chǔ)器流程

　　JTAG接口模塊通過外部引腳接收到JTAG信號后，為了完成JTAG指令及數(shù)據(jù)的提取，JTAG接口模塊中必需包含一個(gè)TAP(Test Access Port)控制器，TAP控制器是一個(gè)16狀態(tài)的狀態(tài)機(jī)，在TCK的上升沿通過TMS的變化可以控制狀態(tài)的轉(zhuǎn)移。在特定的狀態(tài)即可將JTAG指令及數(shù)據(jù)分別存入指令寄存器(IRInstruction Register)和數(shù)據(jù)寄存器(DRData Register)中。JTAG接口模塊在接收到上位機(jī)軟件發(fā)送的指令后，相應(yīng)的解釋如表1所列。

　　表1　JTAG指令解釋

　　2　Flash控制器和FPGA器件配置模塊設(shè)計(jì)

　　2.1　Flash控制器設(shè)計(jì)

　　燒寫Flash存儲(chǔ)器和利用Flash存儲(chǔ)器配置FPGA器件時(shí)，都需要對Flash存儲(chǔ)器進(jìn)行操作，因此需要設(shè)計(jì)一個(gè)控制器模塊來專門產(chǎn)生Flash存儲(chǔ)器的控制指令[5]。Flash控制器要實(shí)現(xiàn)的功能是：響應(yīng)輸入的擦除、寫、讀命令，并根據(jù)命令產(chǎn)生相應(yīng)的時(shí)序來實(shí)現(xiàn)對Flash的操作。

　　為了在一片F(xiàn)lash存儲(chǔ)器中存放多個(gè)配置文件，可以將Flash按照配置文件的大小分為多個(gè)區(qū)間。這樣，對于一個(gè)具體的配置文件，輸入指令的作用范圍應(yīng)該在配置文件存放的區(qū)間內(nèi)。因此，擦除某個(gè)配置文件時(shí)要選用塊擦除方式，而不是整片擦除方式。

　　為了及時(shí)的將一幀配置碼流寫入Flash存儲(chǔ)器中，要求Flash存儲(chǔ)器的編程時(shí)間應(yīng)該小于FPGM指令執(zhí)行后的等待時(shí)間。根據(jù)Flash存儲(chǔ)器數(shù)據(jù)手冊上的參考數(shù)據(jù)計(jì)算后發(fā)現(xiàn)，使用普通的編程方式來燒寫一幀配置碼流時(shí)間大于等待時(shí)間，而使用寫緩沖的編程方式來燒寫一幀配置碼流的時(shí)間要小于等待時(shí)間，因此必須選用寫緩沖的編程方式來燒寫Flash存儲(chǔ)器。

　　JTAG接口與Flash控制器間的命令和數(shù)據(jù)翻譯由反向兼容JTAG控制器中的燒寫控制模塊完成。它會(huì)接收J(rèn)TAG接口發(fā)送的擦除或?qū)懨?，?jīng)過轉(zhuǎn)化后產(chǎn)生相應(yīng)的Flash控制器必需的命令、地址和數(shù)據(jù)。由于一次寫緩沖編程寫入Flash存儲(chǔ)器的數(shù)據(jù)小于一幀配置碼流的大小，因此接收到寫命令后，燒寫控制模塊會(huì)配合寫命令和對應(yīng)的操作地址，將緩沖區(qū)中一幀配置碼流分多次送往Flash控制器。

　　2.2　FPGA器件配置模塊設(shè)計(jì)

　　Virtex系列FPGA器件的配置模式共有4種：串行主模式、串行從模式、并行從模式和邊界掃描模式，其中主模式使用內(nèi)部振蕩器提供時(shí)鐘，從模式和邊界掃描模式使用器件外部提供的時(shí)鐘。在FPGA器件上電初始化后，配置模塊向FPGA發(fā)送配置碼流和配置時(shí)鐘來配置FPGA器件。因?yàn)榕渲盟俣仍娇霧PGA器件工作前的等待時(shí)間就越短，所以本方案選擇速度最快的并行從模式[6]。圖2是并行從模式的時(shí)序圖，數(shù)據(jù)(DATA[7:0])必須滿足建立時(shí)間(Tsu)和保持時(shí)間(Th)的約束。FPGA器件配置模塊配置FPGA器件的步驟如下：

　?、?FPGA器件配置模塊檢測到INIT引腳信號變高，說明FPGA器件的上電后自動(dòng)初始化已完成，配置模塊向Flash控制器發(fā)送讀命令;

　?、?配置模塊收到Flash控制器返回的配置碼流后，在每個(gè)時(shí)鐘上升沿向FPGA器件發(fā)送一個(gè)8位配置碼流;

　?、?配置模塊檢測到DONE引腳信號變高，說明FPGA器件已配置完成，配置過程結(jié)束。

　　圖2　并行從模式時(shí)序圖

　　由于從向Flash控制器發(fā)送讀命令到Flash控制器返回配置碼流的時(shí)間大于一個(gè)周期，且返回?cái)?shù)據(jù)的位寬大于并行從模式的數(shù)據(jù)位寬，因此必須先對配置碼流進(jìn)行位寬轉(zhuǎn)換。同時(shí)，為了保證CCLK的每個(gè)始終上升沿都有一個(gè)8位配置碼流發(fā)送出去，還必須對CCLK進(jìn)行合適的分頻。