Altera Quartus II軟件v14.1支持業(yè)界第一款具有硬核浮點(diǎn)DSP模塊的FPGA實(shí)現(xiàn)TFLOP性能

　　Altera公司今天發(fā)布其Quartus II軟件v14.1，擴(kuò)展支持Arria 10 FPGA和SoC——FPGA業(yè)界唯一具有硬核浮點(diǎn)DSP模塊的器件，也是業(yè)界唯一集成了ARM處理器的20 nm SoC FPGA。Altera最新的軟件版本可立即支持集成在Arria 10 FPGA和SoC中的硬核浮點(diǎn)DSP模塊。用戶現(xiàn)在可以選擇三種獨(dú)特的DSP設(shè)計(jì)輸入流程，DSP性能達(dá)到業(yè)界領(lǐng)先的1.5 TFLOPS。軟件還包括多項(xiàng)優(yōu)化，加速Arria 10 FPGA和SoC設(shè)計(jì)時(shí)間，提高了設(shè)計(jì)人員的效能。

　　Arria 10 FPGA和SoC中集成了IEEE 754兼容浮點(diǎn)DSP模塊，前所未有的提高了浮點(diǎn)DSP性能、設(shè)計(jì)人員的效能以及邏輯利用率。Quartus II軟件v14.1提供了高級(jí)工具流程，為硬核浮點(diǎn)DSP模塊提供多種設(shè)計(jì)輸入選項(xiàng)，支持用戶迅速設(shè)計(jì)并實(shí)現(xiàn)解決方案，滿足各種需要大量計(jì)算的應(yīng)用需求，例如，高性能計(jì)算(HPC)、雷達(dá)、科學(xué)和醫(yī)療成像等應(yīng)用領(lǐng)域。這些設(shè)計(jì)流程包括為軟件編程人員提供的OpenCL，為基于模型的設(shè)計(jì)人員提供的DSP Builder，以及為傳統(tǒng)FPGA設(shè)計(jì)人員提供的硬件描述語言(HDL)流程。與軟核實(shí)現(xiàn)不同，硬核浮點(diǎn)DSP模塊不會(huì)占用寶貴的邏輯資源來實(shí)現(xiàn)浮點(diǎn)操作。

　　Quartus II軟件v14.1的其他特性包括：

　　增強(qiáng)設(shè)計(jì)空間管理器II(DSE II)工具加速了時(shí)序收斂，為用戶提供實(shí)時(shí)狀態(tài)和報(bào)告數(shù)據(jù)。數(shù)據(jù)可以用于和計(jì)算群同時(shí)產(chǎn)生的多次編譯進(jìn)行逐項(xiàng)對(duì)比。

　　優(yōu)化的集中式IP分類和改進(jìn)后的圖形用戶界面(GUI)有助于在一個(gè)位置進(jìn)行存儲(chǔ)，很容易找到所有定制IP。

　　此外，Altera新的非易失MAX 10 FPGA在小外形封裝、低成本和瞬時(shí)接通可編程邏輯器件封裝中包含了雙配置閃存、模擬和嵌入式處理功能。

　　增強(qiáng)JNEye串行鏈路分析工具進(jìn)一步簡(jiǎn)化了電路板級(jí)設(shè)計(jì)和規(guī)劃。JNEye工具結(jié)合Arria 10硅片模型，能夠仿真Arria 10設(shè)計(jì)中的傳輸線模型，估算插入損耗和交叉串?dāng)_參數(shù)。