測試3G手機的DigRF

　　馬上能看出，測試程序不能在數(shù)字測試模式中采用固定循環(huán)周期的選通隔離所需I/Q數(shù)據(jù)。同樣，對同步或頭的數(shù)字匹配回路不能以DigRF速度，足夠快地通過ATE儀器的流水線，儀器也不能完成對頭信息的實時識別和決策。

　　ATE策略的比較

　　傳統(tǒng)生產測試系統(tǒng)有靜態(tài)的選通時序以及簡單的比較功能（例如H、L、X、M、V、存儲），因此它們自身并不具備強大的校準能力，以應對DigRF器件需要的非確定性。不過，這類測試儀中的數(shù)字儀器有所需要的數(shù)字捕捉能力，一般用于ADC（模數(shù)轉換器）輸出數(shù)據(jù)或DUT寄存器讀取操作。因此，你可以保留在這臺儀器上的投資，并且采用一種批量捕捉和后處理技術（block-capture-and-post-processing）應對DigRF的RF接收測試挑戰(zhàn)。

　　對于RF接收測試，一般CW（連續(xù)波）測試需要1kB至4kB的I/Q采樣，而日益普遍的采用調制波形的系統(tǒng)級測試則使用16 kB至32 kB的I/Q采樣。注意轉換為實際的串行位：

　　1k I/Q = 1024 ? [8 bits (I) + 8 bits (Q)] ? 協(xié)議_開銷 = 串行位數(shù)

　　為了解決實時情況下的非確定性行為，測試儀必須提供專為DigRF 3G DUT與數(shù)字捕捉之間編碼的數(shù)字邏輯。其目標是在數(shù)據(jù)到達測試儀的DSP（數(shù)字信號處理器）前，減輕捕捉時所出現(xiàn)的所有時序與數(shù)據(jù)不確定性問題。
一種測試選擇是在DIB（器件接口板）上設計一個FPGA（現(xiàn)場可編程門陣列）電路。這種方法可以用一片廉價器件提供定制邏輯，但也有三個麻煩：

?接口以及為電路提供支持信號將會非常復雜；
?在隔離與屏蔽能力有限情況下，在與這些敏感RF信號如此近的地方增加一個數(shù)字噪聲發(fā)生器，存在著更多的風險；
?為每個器件負載板增加元件會使成本上升，延長測試開發(fā)時間。

　　作為另一種選擇，可以采用一臺提供嵌入實時功能的數(shù)字測試儀器，它可以在降低成本的同時簡化DIB復雜性。這種方案的缺點是缺乏測試工程師所需要的靈活性，因為他們要測試一組通信協(xié)議。只針對DigRF的解決方案是不實用的。

　　采用這種選擇時，當測試程序知道有RF接收數(shù)據(jù)時，就能在RxData總線上捕捉到大塊數(shù)據(jù)；這個塊必須放大到能可靠地捕捉足夠的數(shù)據(jù)包，從而有足夠數(shù)量的I/Q采樣用于后處理算法。數(shù)據(jù)從數(shù)字儀器的捕捉內存送至DSP引擎，在那里由一個預處理算法執(zhí)行一個三步處理：

?找到每個包的起始索引；
?分析每個包的頭；
?順序地對有效載荷中的I/Q采樣進行去交錯操作，并保存在新的獨立數(shù)組中。

　　一旦數(shù)據(jù)完成預處理，就可以對所需的I/Q數(shù)據(jù)集執(zhí)行用戶定制的處理算法，或將數(shù)據(jù)集輸出到其它ATE軟件工具，測試EVM（誤差矢量幅度）等特性。

　　這一方法的成功與否取決定于數(shù)據(jù)移動時間，以及所需處理步驟的效率。盡量減少總測試時間的關鍵是避免與主控PC的不必要交互，因為這種交互要求測試程序暫停DUT測試的執(zhí)行。如果測試儀具有邊做模式捕捉邊移動數(shù)據(jù)的能力，則向DSP傳輸數(shù)據(jù)的整個時間都被隱蔽在后臺，測試時間是零損失。

　　如果測試儀沒有此項功能，則測試工程師就必須尋找能減少移動數(shù)據(jù)量的方法。一個選擇是只捕捉失效數(shù)據(jù)，但這會在DSP中增加一個重構原始數(shù)據(jù)的新處理步驟；單單這個不必要的步驟就會增加數(shù)毫秒的關鍵測試時間。

　　一個完整的DigRF解決方案需要完全在后臺執(zhí)行預處理算法和I/Q處理。因此，第三種選擇就需要測試儀架構能支持執(zhí)行數(shù)字信號處理算法的專用處理器，一旦DUT信號捕捉完成，測試程序就能立即開始下一個測試的設置。另外，多址測試也需要這種后臺處理的并行式高效率。

　　圖4表示這三種選擇對測試時間的可能影響。對第一種選擇，缺乏后臺處理而產生了一個串行的測試流，有最長的測試時間。第三種情況下，采用了實時處理，似乎最為理想，因為它用全后臺處理，以最高效的方式解決了測試挑戰(zhàn)。

圖 4. 這里顯示的三種測試選擇的測試時間開銷：(a) 串行執(zhí)行流，(b) 批量捕捉與后處理方案，(c) 實時處理。

　　不過，批量捕捉和后處理方案也可以有低的測試時間開銷，只要數(shù)據(jù)轉移是在后臺完成，并且高效地處理，沒有被浪費的步驟，并有獨立的多址并行處理器。有了適當?shù)南到y(tǒng)能力，八址程序的預處理器時間可以低至數(shù)毫秒，足以隱藏在一個典型RF測試時間中。