I2C總線通信接口的CPLD實現(xiàn)

摘要：介紹采用ALTERA公司的可編程器件，實現(xiàn)I2C總線的通信接口的基本原理；給出部分VHDL語言描述。該通信接口號專用的接口芯片相比，具有使用靈活，系統(tǒng)配置方便的特點。

關(guān)鍵詞：I2C總線 CPLD VHDL

I2C總線是PHILIPS公司開發(fā)的一種簡單、雙向二線制同步串行總線。它只需要兩根線（串行時鐘線和串行數(shù)據(jù)線）即可在連接于總線上的器件之間傳送信息。該總線是具備多主機系統(tǒng)所需要的包括裁決和高低速設(shè)備同步等功能的高性能串行總線，應(yīng)用極為廣泛。

目前，雖然市場上有專用I2C總線接口芯片，但是地址可選范圍小，性能指標(biāo)固定，功能單一，而且使用不方便。針對I2C總線的電氣特性及其通信協(xié)議，采用ALTERA公司的FLEX10K系列ISP器件EPF10K10LC84-3，可以方便地實現(xiàn)I2C總線的通信接口，且具有高速、易調(diào)試、可以靈活地實現(xiàn)在線配置等優(yōu)點，同時大大減少了系統(tǒng)的開發(fā)周期。

1 I2C總線的數(shù)據(jù)傳輸規(guī)范

I2C總線主從機之間的一次數(shù)據(jù)傳送稱為一幀，由啟動信號、地址碼、若干數(shù)據(jù)字節(jié)、應(yīng)答位以停止信號組成。通信啟動時，主機發(fā)送一個啟動信號（當(dāng)SCL線上是高電平時，SDA線產(chǎn)生一個下降沿）、從機的地址碼和讀寫信號及8位讀寫數(shù)據(jù)；通信停止時，主機發(fā)送一個停止信號（當(dāng)SCL線上為高電平時，SDA線上產(chǎn)生一個上升沿）。在數(shù)據(jù)傳送過程中，當(dāng)SCL線上為高電平時，必須保證SDA線上的數(shù)據(jù)穩(wěn)定；傳送一個字節(jié)的數(shù)據(jù)，必須由接收機發(fā)一個應(yīng)答信號。總線的傳輸碼速率為100Kb/s（標(biāo)準(zhǔn)）～400Kb/s（高速）。采用+5V電源時，輸入電平規(guī)定為VILmax=1.5V，VIHmin=3V;采用寬電源電壓時，電閏規(guī)定為VILmax=1.5VDD，VIHmin=3VDD。

I2C總線的通信過程如圖1所示。

2 ISP的邏輯實現(xiàn)

基于上述傳輸規(guī)范，為完成I2C總線的數(shù)據(jù)發(fā)送與接收，ISP芯片應(yīng)完成的邏輯功能如圖2所示。可控時鐘通過頻選，控制獲得100kHz、200kHz、300kHz、400kHz的時鐘頻率；同時在器件退出總線競爭后，將時鐘線置高電平。

（1）通信的啟動與停止

在主機方式下接收數(shù)據(jù)時，器件必須通過啟動信號生成器送出一個啟動信號，然后，發(fā)送從機的地址信號和讀寫信號，才能開始在總線上發(fā)送數(shù)據(jù)。該過程由控制寄存器啟動。VHDL描述為：

PPROCEE（WR，CS）

——WR IS CPU WRITE SIGNAL

——CS IS THIS CHIP's SELECT SIGNAL

ADDRS:='0'

IF(Ctrreg(0)='1'AND Ctrreg(3)='1'AND SCL1='1' THEN

——Ctrreg為控制寄存器

CLK1COUNT：='0'；

ADA1：='1'；

IF（CLK1'EVENT AND CLK='0'THEN

IF （CLK1COUNT='3'THEN

SDA1：='0'；

ADDRS：='1'；

Ctrreg(3):='0';

CSTA='1';

ELSE

CLK1COUNT:=CLK1COUNT+1;

END IF;

END IF;

END IF;

IF(ADDRS='1'AND SCL1'EVENT AND SCL1='1')

THEN

·

·

·——將數(shù)據(jù)寄存器中的數(shù)據(jù)及WR信號移位發(fā)出（略）

·

·

·

END IF；

END PROCESS；

當(dāng)一次通信結(jié)束時，主機要發(fā)送停止信號。讀過程同樣由控制寄存器控制。當(dāng)控制字的第二位為“1”時，芯片產(chǎn)生停止信號。VHDL描述與啟動類似。

（2）發(fā)送數(shù)據(jù)

主機方式下完成啟動和地址信號發(fā)送后即開始發(fā)送數(shù)據(jù)。發(fā)送數(shù)據(jù)時并串轉(zhuǎn)換器在SCL的下降沿移位，保證了SCL高電平時SDA上的數(shù)據(jù)穩(wěn)定。發(fā)送的進程由WR信號和從機的應(yīng)答信號啟動。

當(dāng)該芯片在總線競爭失敗的情況下，由處理器將芯片轉(zhuǎn)為從機的工作方式時，處理器向地址檢測電路發(fā)送該芯片在系統(tǒng)中的地址。只有在接收到的地址信息與該芯片所設(shè)的地址相同時才發(fā)出應(yīng)答信號開始通信。每發(fā)送一個字節(jié)即將SDA拉高，等待接收機的應(yīng)答信號，準(zhǔn)備下一個數(shù)據(jù)。

（3）接收數(shù)據(jù)

在主機方式下完成通信啟動和地址信號發(fā)送后，開始準(zhǔn)備接收數(shù)據(jù)。在每接收一個字節(jié)后要發(fā)出應(yīng)答信號，每接收一個字節(jié)就產(chǎn)生一個負(fù)脈沖作為中斷請求信號輸出給處理器。若此時系統(tǒng)忙，則拉低SCL電平迫使發(fā)送機進入等待狀態(tài)。從機方式下的接收與主機的一樣。

VHDL描述為：

PROCESS（SDA1）

SACK：='0';

FULL1:='0';

STP:='0';

INTQ:='1';

IF(CSTA='1'AND ADDOK='1')

THEN

IF(SCL1'EVENT AND SCL1='0')

THEN

······——接收數(shù)據(jù)，串入并出移位（略）

FULL1：='1'；

END IF；

END IF；

IF（FULL1='1'）THEN

IF（RD'EVENT AND RD='1'AND SCL1'EVENT AND SCL1='0'AND BUSY='0'）THEN

SDA1：='0'；

FULL1：='0'；

INTQ：='0'；

ELSE

SDA1:='1';

IF(CLK1'EVENT AND CLK='0'AND FULL1='0')THEN

IF(CLK1CONT='20')THEN

INTQ:='1';

CLK1COUNT:='0';

ELSE

CLK1COUNT:=CLK1COUNT+1;

END IF;

END IF;

IF(SLAVE='1'AND SCL='1'AND SDA'EVENT AND SDA'1')THEN

STP:='1';

CSTA:='0';

END IF;

END IF;

END PROCESS;

(4)總線仲裁

在通信過程中，芯處在發(fā)送的同時接收總線上的數(shù)據(jù)，將該數(shù)據(jù)與已發(fā)送的數(shù)據(jù)進行比較。若不相同，則給狀態(tài)發(fā)生器的SLAVE置位，表示該主機退出競爭。通過處理器給控制寄存器發(fā)送控制字可以讓芯片轉(zhuǎn)入從機工作方式。這時啟動地址檢測，禁止SCL的發(fā)送。當(dāng)一次通信結(jié)束后，再將狀態(tài)生成器的END置位。此時處理器可以再次將芯片設(shè)置為主機方式。

（5）控制寄存器與狀態(tài)生成器

控制寄存器主要是定義芯片的工作狀態(tài)，其各位的定義為：

BUSY：若該位為“1”，主機在作為接收機時，不發(fā)應(yīng)答信號。

STA：啟動信號位。

STP：停止信號位。

M/S：主從機位，用于選擇芯片工作狀態(tài)（主機還是從機）。

CLKS1、CLKS2：頻選控制位。

CLKEN：SCL使能位，該位為1時SCL置高電平。

狀態(tài)生成器可以生成工作狀態(tài)信號（中斷、I2C總線競爭情況、從機方式時通信開始與結(jié)束）供處理器查詢處理。

3 參數(shù)配置

該芯片可以配置為從100Kb/s（標(biāo)準(zhǔn)）～400Kb/s（高速）的任何傳送速度，以滿足不同的需要。只需在VHDL描述的構(gòu)造體中的指明配置的參數(shù)即可，非常方便。

結(jié)束語

本設(shè)計中只使用了一片可編程芯片即完成了I2C總線接口的芯片功能。由于采用VHDL-93語言進行設(shè)計，具有良好的可移動植性，可用于其它ISP廠家的產(chǎn)品中。通過ByteBlast下載線可以在線改變其功能，體現(xiàn)了ISP器件的優(yōu)越性。