利用FPGA解決手持設(shè)備MPU功耗問(wèn)題

　　功耗問(wèn)題

　　在電池供電的嵌入式系統(tǒng)中，節(jié)能是最重要的考慮因素。功耗可以被分成三大類(lèi)：?jiǎn)?dòng)功耗、靜態(tài)功耗和動(dòng)態(tài)功耗。設(shè)計(jì)人員無(wú)法控制啟動(dòng)功耗，而啟動(dòng)功耗在決定電源選型中扮演著重要的角色。大多數(shù)最大電流值指的就是這個(gè)階段所達(dá)到的值。但靜態(tài)功耗和動(dòng)態(tài)功耗是兩個(gè)不同的領(lǐng)域，通過(guò)合理的規(guī)劃和以下正確的指導(dǎo)原則，使用FPGA的嵌入式設(shè)計(jì)人員可以在功耗優(yōu)化方面作出顯著改進(jìn)。

　　靜態(tài)功耗是指系統(tǒng)不工作時(shí)仍有電流流過(guò)元件時(shí)產(chǎn)生的功耗，一般由器件偏置電流和漏電流引起。靜態(tài)功耗也取決于工作電壓，降低工作電壓可以降低靜態(tài)功耗，但這個(gè)策略并不總是掌握在設(shè)計(jì)人員手中。設(shè)計(jì)人員能做的是定義合理的架構(gòu)，在這種架構(gòu)下需要使用的資源最少，同時(shí)盡可能使用資源共享，并以最高效的方式使用FPGA模塊。

　　減少靜態(tài)功耗的另外一種技術(shù)是在設(shè)計(jì)周期早期進(jìn)行功耗預(yù)估，改變拓?fù)浠蚴褂貌煌腎P模塊。例如，賽靈思的xPower Estimator工具這時(shí)就非常有用，它能很早知道設(shè)計(jì)是否滿(mǎn)足功耗預(yù)算。早期階段的功耗預(yù)估也許不完全準(zhǔn)確，但作為指導(dǎo)工具確實(shí)很有幫助。

　　動(dòng)態(tài)功耗是由于FPGA門(mén)的一些行為(比如信號(hào)開(kāi)關(guān))引起的，當(dāng)兩個(gè)門(mén)暫時(shí)導(dǎo)通時(shí)，將產(chǎn)生電流流動(dòng)和電容。信號(hào)開(kāi)關(guān)的速度決定了功耗的大小。影響動(dòng)態(tài)功耗的另外一個(gè)因素是電路內(nèi)部結(jié)構(gòu)中形成的固有電容。動(dòng)態(tài)功耗是時(shí)鐘頻率、正在開(kāi)關(guān)的門(mén)數(shù)量和這些門(mén)開(kāi)關(guān)速率的函數(shù)。門(mén)扇出和走線上的電容負(fù)載會(huì)增加動(dòng)態(tài)功耗，并且功耗值正比于電容、電壓和頻率平方的乘積。

　　設(shè)計(jì)人員對(duì)這種功耗具有最大的控制能力，他們可以利用許多技術(shù)實(shí)現(xiàn)動(dòng)態(tài)功耗的最大改善。降低信號(hào)開(kāi)關(guān)頻率可以使功耗呈指數(shù)式下降。正如圖1所示，用于UART的控制邏輯、奇偶校驗(yàn)或幀超限錯(cuò)誤都發(fā)生在速度較低的時(shí)鐘域。即使門(mén)數(shù)沒(méi)有減少，功耗也會(huì)下降。設(shè)計(jì)人員還可以通過(guò)降低整體工作頻率(如果可行的話(huà))來(lái)減小動(dòng)態(tài)功耗。例如，在完成可行性和性能分析后，設(shè)計(jì)人員決定上述設(shè)計(jì)不僅能工作在133MHz，也能工作在66MHz。DSP支持這兩種速率，而減小電壓也有助于降低功耗。

　　另外一種技術(shù)是減少處于工作模式的有效門(mén)數(shù)。有時(shí)某部分邏輯雖然在開(kāi)機(jī)時(shí)被打開(kāi)和配置，但實(shí)際上不要求做任何事情。例如，模擬音頻捕獲單元處于工作狀態(tài)，設(shè)備卻不在執(zhí)行任何數(shù)字SPDIF音頻捕獲。在這種情況下，一般的數(shù)字SPDIF音頻捕獲電路仍將執(zhí)行數(shù)據(jù)采樣、雙相解碼等工作，因而無(wú)謂地浪費(fèi)功率。如果禁用整個(gè)數(shù)字SPDIF音頻捕獲電路，使電路中不發(fā)生任何信號(hào)開(kāi)關(guān)動(dòng)作，那么動(dòng)態(tài)功耗將會(huì)顯著降低。

　　設(shè)計(jì)人員可以禁用傳送到這部分電路的時(shí)鐘來(lái)達(dá)到這個(gè)目的。一種簡(jiǎn)單的做法是將時(shí)鐘信號(hào)與使能信號(hào)相“與(AND)”，如圖2所示。如果使能信號(hào)是低電平，那么與門(mén)的輸出將保持低電平。如果使能信號(hào)為高電平，與門(mén)將輸出時(shí)鐘信號(hào)。

　　圖2：一種簡(jiǎn)單的時(shí)鐘選通機(jī)制。

　　還可以使用其它方法。如果可能并且拓?fù)溆种С值脑?huà)，可以通過(guò)復(fù)接地址和數(shù)據(jù)線來(lái)減少信號(hào)線數(shù)量。在我們這個(gè)例子中，到視頻編碼器的輸出是16位數(shù)據(jù)，我們可以把它復(fù)接成8位，然后分別在時(shí)鐘的兩個(gè)沿(上升沿和下降沿)發(fā)送出去。這樣做也能節(jié)省動(dòng)態(tài)功耗。此外，選擇串行接口代替并行接口也能降低功耗。使用帶較低電容負(fù)載的LVTTL或LVCMOS I/O也很有用。

　　嵌入式處理器

　　將處理器嵌入到FPGA中是手持設(shè)備設(shè)計(jì)人員可以采用的又一種策略，它可以帶來(lái)很多好處。首先，減少了定制處理器帶來(lái)的上述挑戰(zhàn)。其次，外設(shè)和處理器之間的交互發(fā)生在FPGA內(nèi)部，因而可以減少I(mǎi)/O數(shù)量。由于I/O會(huì)消耗相當(dāng)多的功率，此舉也能達(dá)到一定程度的節(jié)能效果。賽靈思的Virtex-5版本支持PowerPC 440處理器、硬處理器和MicroBlaze軟處理器，所有這些處理器都可以被設(shè)計(jì)人員用來(lái)創(chuàng)建高端或低端應(yīng)用系統(tǒng)。

　　隨著90m和65nm半導(dǎo)體技術(shù)的發(fā)明，門(mén)的尺寸在不斷縮小，導(dǎo)致靜態(tài)功耗問(wèn)題越來(lái)越突出，在對(duì)功耗指標(biāo)越來(lái)越敏感的今天，這是一個(gè)極具挑戰(zhàn)性的現(xiàn)象。由于功耗問(wèn)題獲得了眾多FPGA供應(yīng)商的重視，在這個(gè)領(lǐng)域中已出現(xiàn)許多令人興奮的新技術(shù)。低功耗設(shè)計(jì)將決定一個(gè)系統(tǒng)的集成能力有多強(qiáng)，業(yè)界也迫切需要將注重功耗的設(shè)計(jì)技術(shù)標(biāo)準(zhǔn)化