eGaN FET比拼MOSFET，驅(qū)動器和布局

　　在本系列的第一篇文章中，我們使用不同的衡量標(biāo)準(zhǔn)對增強(qiáng)型氮化鎵（eGaN）功率器件和先進(jìn)的硅MOSFET進(jìn)行了比較。eGaN FET之所以與硅器件不同，是因?yàn)樗鼈兙哂忻黠@更快的開關(guān)速度，因此我們必須研究針對柵極驅(qū)動、布局和熱管理的不同要求，而在某種程度上這些因素都是相互影響的。

　　為了確定柵極驅(qū)動電路的要求，以及它們與傳統(tǒng)硅MOSFET驅(qū)動器的區(qū)別，我們必須將硅FET器件和eGaN FET器件的參數(shù)進(jìn)行比較（表1）。在考慮柵極驅(qū)動要求時(shí)，eGaN FET的三個最重要參數(shù)是：最大允許柵極電壓、柵極閾值電壓、“體二極管”壓降。

　　與傳統(tǒng)硅器件相比，eGaN FET最大允許的柵極至源極電壓是較低的。其次，其柵極閾值與大多數(shù)功率MOSFET相比也是較低的，但它受負(fù)溫度系數(shù)的影響沒那么大。第三，“體二極管”正向壓降要比同等的硅MOSFET高1V。

　　柵極下拉電阻

　　eGaN FET提供的一大優(yōu)勢是其可實(shí)現(xiàn)的開關(guān)速度。然而，伴隨這個新功能的更高di/dt和dV/dt不僅要求布局具有更小的寄生電容、電阻和電感，而且還會給柵極驅(qū)動器增加一些新的考慮因素。讓我們看一個半橋電路，該電路使用一個具有高dV/dt導(dǎo)通值的補(bǔ)償器件，如圖1所示?！桌铡潆婋娏鲝穆O（開關(guān)節(jié)點(diǎn)）經(jīng)過CGD和CGS直到源極，以及通過CGD到RG（內(nèi)部柵極電阻）和RSink（柵極驅(qū)動器吸收電阻）再到源極。避免這個器件dV/dt（米勒）導(dǎo)通的條件是：

　　其中：α= 無源網(wǎng)絡(luò)時(shí)間常數(shù)（RG + RSink） x （CGD + CGS） dt = dV/dt 開關(guān)時(shí)間。因此，為了避免eGaN FET的米勒導(dǎo)通，有必要限制器件柵極和源極之間的總電阻路徑（內(nèi)部柵極電阻RG和外部柵極驅(qū)動吸收電阻RSink）。有人可能會辯稱，對于具有良好米勒比率（QGD/QGS（VTH）《1）的器件來說，不必有這樣的要求。但實(shí)際上，由于QGD會隨VD而增加，這個比率將隨著開關(guān)電壓的增加而慢慢變差，因此不能單單依靠它來防止米勒導(dǎo)通。

　　在本系列的第一篇文章中，我們使用不同的衡量標(biāo)準(zhǔn)對增強(qiáng)型氮化鎵（eGaN）功率器件和先進(jìn)的硅MOSFET進(jìn)行了比較。eGaN FET之所以與硅器件不同，是因?yàn)樗鼈兙哂忻黠@更快的開關(guān)速度，因此我們必須研究針對柵極驅(qū)動、布局和熱管理的不同要求，而在某種程度上這些因素都是相互影響的。

　　為了確定柵極驅(qū)動電路的要求，以及它們與傳統(tǒng)硅MOSFET驅(qū)動器的區(qū)別，我們必須將硅FET器件和eGaN FET器件的參數(shù)進(jìn)行比較（表1）。在考慮柵極驅(qū)動要求時(shí)，eGaN FET的三個最重要參數(shù)是：最大允許柵極電壓、柵極閾值電壓、“體二極管”壓降。

　　與傳統(tǒng)硅器件相比，eGaN FET最大允許的柵極至源極電壓是較低的。其次，其柵極閾值與大多數(shù)功率MOSFET相比也是較低的，但它受負(fù)溫度系數(shù)的影響沒那么大。第三，“體二極管”正向壓降要比同等的硅MOSFET高1V。

　　柵極下拉電阻

　　eGaN FET提供的一大優(yōu)勢是其可實(shí)現(xiàn)的開關(guān)速度。然而，伴隨這個新功能的更高di/dt和dV/dt不僅要求布局具有更小的寄生電容、電阻和電感，而且還會給柵極驅(qū)動器增加一些新的考慮因素。讓我們看一個半橋電路，該電路使用一個具有高dV/dt導(dǎo)通值的補(bǔ)償器件，如圖1所示?！桌铡潆婋娏鲝穆O（開關(guān)節(jié)點(diǎn)）經(jīng)過CGD和CGS直到源極，以及通過CGD到RG（內(nèi)部柵極電阻）和RSink（柵極驅(qū)動器吸收電阻）再到源極。避免這個器件dV/dt（米勒）導(dǎo)通的條件是：

　　其中：α= 無源網(wǎng)絡(luò)時(shí)間常數(shù)（RG + RSink） x （CGD + CGS） dt = dV/dt 開關(guān)時(shí)間。因此，為了避免eGaN FET的米勒導(dǎo)通，有必要限制器件柵極和源極之間的總電阻路徑（內(nèi)部柵極電阻RG和外部柵極驅(qū)動吸收電阻RSink）。有人可能會辯稱，對于具有良好米勒比率（QGD/QGS（VTH）《1）的器件來說，不必有這樣的要求。但實(shí)際上，由于QGD會隨VD而增加，這個比率將隨著開關(guān)電壓的增加而慢慢變差，因此不能單單依靠它來防止米勒導(dǎo)通。

　　基于同樣的原因，在總線電壓非常低的情況下，由于QGD/QGS（VTH）仍遠(yuǎn)小于1，因此不一定要符合公式（1）。為了安全起見，對于更高電壓的器件，推薦使用0.5Ω或0.5Ω以下的柵極驅(qū)動下拉電阻。

　　柵極上拉電阻

　　由于eGaN FET的總米勒電荷（QGD）遠(yuǎn)小于相同導(dǎo)通電阻的功率MOSFET，因此eGaN FET器件的開關(guān)速度有可能比后者快得多。如上所述，在“硬”開關(guān)轉(zhuǎn)換期間，太高的dV/dt實(shí)際上會形成直通狀態(tài)而降低效率。因此我們建議器件具有調(diào)整柵極驅(qū)動上拉電阻的能力，以最大限度地減小轉(zhuǎn)換時(shí)間，從而不會引起其他不必要的機(jī)械部件損耗。這樣也可以調(diào)整開關(guān)節(jié)點(diǎn)電壓的過沖和振鈴來改善EMI。在功率MOSFET應(yīng)用中，這是以一個電阻和一個反并聯(lián)二極管串接在柵極驅(qū)動輸出端來完成的。然而，對于eGaN FET來說，由于閾值電壓很低，我們并不推薦這種做法，而是采用最簡單的通用解決方案，將驅(qū)動器中的柵極上拉和下拉連接分割開來，并在需要時(shí)可讓分立電阻插入。

　　eGaN FET反向偏置或“體二極管”操作具有無反向恢復(fù)損耗的優(yōu)點(diǎn)。然而，這種優(yōu)勢可以被更高的“體二極管”正向壓降所抵消。二極管傳導(dǎo)損耗因此會很大，特別是在低電壓和高頻率的情況下。然而，與二極管的反向恢復(fù)損耗不同的是，這些傳導(dǎo)損耗可以通過合適的死區(qū)時(shí)間管理而降至最低，因?yàn)檫@種管理可以最大限度地減小“體二極管”的導(dǎo)通時(shí)間間隔。

　　硅柵極驅(qū)動器和控制器一般在低電壓時(shí)具有20ns（±10ns）的有效最小死區(qū)時(shí)間，并且隨總線電壓的增加而增加，對于600V驅(qū)動器來說大約增加至400ns（±100ns）。eGaN FET的柵極電容和米勒電容都要比等效的硅器件小很多，因此導(dǎo)通和關(guān)斷延遲更短，開關(guān)時(shí)間也更短。這些更短和更不易變化的開關(guān)時(shí)間便于實(shí)現(xiàn)更加嚴(yán)格的死區(qū)時(shí)間控制，進(jìn)而有利于減少“體二極管”的傳導(dǎo)損耗。最好的死區(qū)時(shí)間是減小到上述值的一半和四分之一之間，并降低相似的變化幅度。在這期間，eGaN FET柵極驅(qū)動器具有死區(qū)時(shí)間調(diào)整功能是有好處的。我們可以根據(jù)柵極驅(qū)動源的不同情況，簡單地通過延長關(guān)斷時(shí)間從而延長脈沖或者通過延長導(dǎo)通時(shí)間縮短脈沖來完成。

　　柵極驅(qū)動的電源調(diào)整

　　eGaN FET器件目前的6V最大柵極電壓確實(shí)會限制柵極驅(qū)動的電源范圍，因此至少需要某種形式的電源調(diào)整。我們最關(guān)注的是半橋配置的浮動或高側(cè)電源。如果想以一種簡單的方法來提高低側(cè)（以接地為基準(zhǔn)）和高側(cè)電源之間匹配程度，我們可以使用“匹配”二極管，如圖2所示的分立柵極驅(qū)動器來實(shí)現(xiàn)。

　　這種做法只適合死區(qū)時(shí)間和“體二極管”導(dǎo)通值最小的互補(bǔ)開關(guān)型半橋應(yīng)用。對于eGaN體二極管導(dǎo)通時(shí)間顯著長于自舉二極管導(dǎo)通時(shí)間的應(yīng)用來說，2V“體二極管”壓降將加到電源電壓上，這可能導(dǎo)致高側(cè)電源出現(xiàn)過壓。這種情況就需要使用后自舉穩(wěn)壓電源形式。與硅器件相比，eGaN FET的這種有限的最高過驅(qū)量確實(shí)會增加?xùn)艠O驅(qū)動電源的復(fù)雜性。

　　根據(jù)既定與功率MOSFET不同的eGaN FET驅(qū)動器要求，我們可以界定eGaN FET柵極驅(qū)動器IC。首先，為了利用現(xiàn)有的MOSFET控制器和電平轉(zhuǎn)換基礎(chǔ)設(shè)施，我們建議使用簡單的eGaN FET驅(qū)動器接口IC。這部分被定義為任何控制器與eGaN FET之間的接口，如圖3所示。相同的器件還可以用于同步整流和單開關(guān)隔離型拓?fù)洌ɡ绶醇ず驼ぃ?。?dāng)柵極驅(qū)動器功能通常都在控制器外部實(shí)現(xiàn)時(shí)，這些器件還適合用于數(shù)字控制器。我們建議的器件引腳分布和引腳描述分別如圖4和表2所示。

　　布局考慮

　　最大可允許的6V柵極電壓僅比推薦的5V驅(qū)動電壓高1V。這個限制要求精確的柵極驅(qū)動電源以及eGaN器件和柵極驅(qū)動器之間的有限電感，因?yàn)殡姼袝斐蓶艠O上出現(xiàn)電壓過沖。雖然一些過沖是可以接受的，但也可以完全避免，只要柵極電感滿足以下等式：

　　其中：

　　RSource = 柵極驅(qū)動器上的源電阻

　　LG = 柵極驅(qū)動器與eGaN器件之間的環(huán)路電感

　　這樣，對于給定的柵極環(huán)路電感，一定有一個最小的源電阻值，用以防止VGS超過其最大限值。

　　由于宜普（EPC）器件采用芯片級封裝，其封裝電感是微不足道的，所以我們可以把共源電感問題當(dāng)作布局問題，而非柵極驅(qū)動器要求。然而，這些因素相互牽扯在一起，無法形成一個清晰的區(qū)分。

　　CSI的加入將在di/dt期間在CSI上產(chǎn)生一個與柵極驅(qū)動電壓相反的電壓，從而降低效率，增加導(dǎo)通和關(guān)斷時(shí)間。因此，為了獲得最優(yōu)異的開關(guān)性能，關(guān)鍵就是最小化共源電感。乍看起來矛盾的是，如果我們接受CSI會導(dǎo)致增加開關(guān)損耗的代價(jià)，增加CSI將降低米勒導(dǎo)通的可能性。這是因?yàn)樵诨パa(bǔ)器件的“硬”導(dǎo)通時(shí)，CSI上的電流交換di/dt將導(dǎo)致柵極上出現(xiàn)負(fù)電壓，從而在部分電壓轉(zhuǎn)換期間有助于器件保持關(guān)斷狀態(tài)。

　　這里沒有說明的是，CSI、柵極電容和柵極驅(qū)動下拉環(huán)路現(xiàn)在形成了一個LCR諧振電路，需要加以抑制以避免在柵極上出現(xiàn)等效的正電壓振鈴。這種振鈴可能在接近末端甚至在電壓轉(zhuǎn)換完成后再次使器件導(dǎo)通。雖然增加?xùn)艠O驅(qū)動吸收電阻有助于抑制這種LCR諧振，代價(jià)是增加了米勒導(dǎo)通敏感度，如果加入于諧振頻率點(diǎn)具有電阻特性（損耗）的鐵氧體磁珠，我們可以取得相同效果，其米勒導(dǎo)通敏感度也不會增加那么多。請參考圖5的等效電路和圖6所示的概念性開關(guān)波形。這種效應(yīng)有時(shí)很難與dV/dt導(dǎo)致的米勒導(dǎo)通區(qū)分。總而言之，CSI對于eGaN FET的重要性要比對于硅器件的重要性高得多，因?yàn)槠渚哂懈叩膁i/dt和dV/dt，應(yīng)該通過仔細(xì)的布局設(shè)計(jì)，把它們減小到最低限度。

　　建議的布局

　　根據(jù)上述不同考慮因素，我們可以開發(fā)一些推薦的布局。這里的布局表示的是一種半橋配置，但遵循上述要求也可以擴(kuò)展到其他應(yīng)用。

　　圖7和圖8分別顯示了簡單和復(fù)雜的4層PCB。值得注意的是，我們需要盡量增加銅厚度，以限制電阻性損耗及改善散熱性能（我們推薦的外層銅厚度為2盎司）。在這兩個布局例子中，每個器件的源極連接都是從底下引出來，具有屏蔽功能，可以最大限度地減少額外的寄生CGD。在較簡單的布局（圖7）中，柵極返回連接做在較小的源極柵極焊盤上，可分離柵極返回電流和源極中的器件漏極電流路徑，從而最大限度地減少CSI。

　　在圖8所示的更復(fù)雜的設(shè)計(jì)中，我們則進(jìn)一步將每個源極連接，通過第二層連接到現(xiàn)在的雙屏蔽層，作為柵極驅(qū)動返回路徑。漏極連接同樣在第三層上引出。我們需要折衷的是，要想達(dá)到更低的CSI和整體環(huán)路/布局電感，幾何結(jié)構(gòu)需要增加寄生電容——特別是CDS（輸出電容）——這是因?yàn)槲覀內(nèi)匀恍枰畲笙薅鹊販p小柵極到漏極的寄生電容。

　　散熱考慮

　　由于本質(zhì)上eGaN具有更低的導(dǎo)通電阻，這些器件的尺寸比具有同等導(dǎo)通電阻的功率MOSFET裸片小很多，因此具有高得多的等效熱阻。然而，eGaN FET還具有低得多的FOM，因此具有較低的開關(guān)功率損耗。

　　這種功率損耗方面的改進(jìn)可以補(bǔ)償更高的熱阻嗎？為了回答這個問題，我們需要了解兩種常見情形：（1）器件作為“倒裝芯片”安裝在印制電路板上，沒有額外的散熱器；（2）器件采用雙面冷卻方式安裝。

　　單面冷卻：

　　因?yàn)閑GaN FET構(gòu)建在標(biāo)準(zhǔn)硅晶圓上面的非常薄的異質(zhì)結(jié)材料層上，因此這些器件直接安裝在PCB上，由于沒有任何背面冷卻器件，其散熱表現(xiàn)與相似裝貼的硅器件不一樣。需要完全了解的影響熱性能表現(xiàn)結(jié)果的變量包括：（1）PCB銅箔面積；（2）銅厚度；（3）PCB材料；以及（4）器件周圍的空氣流通情況。

　　參考文獻(xiàn)［6］測試了直接安裝在FR-4 PCB材料上的多個行業(yè)標(biāo)準(zhǔn)封裝。測量對象是1平方英寸、2盎司銅、具有足夠銅及電氣接觸引線的器件。這種方法將器件外形的影響與PCB上銅所帶來的冷卻效果分隔。當(dāng)不同封裝被安裝在一平方英寸的銅上面時(shí)（D2PAK封裝的最小RTHJA為18℃/W，SO-8的最大RTHJA為34℃/W），我們看到的影響相對較小的。這是因?yàn)橹饕臒嶙枰蛩厥峭高^PCB散熱。與這些測試一致的是，據(jù)宜普公司估計(jì)，安裝在一平方英寸、2盎司銅上的eGaN FET的RTHJA在靜止空氣中應(yīng)該大約是40℃/W。這個性能可以通過增加空氣流通而得以顯著改善。

　　雙面冷卻：

　　為了確定宜普eGaN FET的最佳頂層冷卻效果，我們構(gòu)建了如圖9所示的裝置。針對這些“最佳案例”的熱測量，我們將RDS（ON）用作溫度靈敏度參數(shù)，而散熱器經(jīng)過水冷過程。根據(jù)宜普對eGaN FET一系列產(chǎn)品的測量數(shù)據(jù)表明，當(dāng)冷卻主要通過eGaN FET有效面積下方的硅基底進(jìn)行時(shí)，其數(shù)據(jù)是12-14℃-mm2的標(biāo)準(zhǔn)化RTHJA。在這些條件下，宜普的大面積eGaN FET具有約2℃/W的RTHJA，小面積FET則具有約8℃/W的RTHJA。

　　實(shí)際上，可實(shí)現(xiàn)的雙面冷卻當(dāng)然沒有圖9所示的那么優(yōu)秀，還會導(dǎo)致最終熱阻更高。在圖10所示的配置中，兩個器件由一個散熱器同時(shí)冷卻。這里多個裸片被放置在同一散熱器下方。但是這樣做必須十分小心，避免因?yàn)槁闫晕A斜或距離PCB不同高度所引起的不均勻壓力，繼而造成機(jī)械性損壞。如3M、Dow Corning或BeRGquist產(chǎn)品等熱傳導(dǎo)材料已被成功采用，能夠雙面冷卻散熱器下方的多個裸片。

　　為了充分發(fā)揮宜普eGaN FET的全部優(yōu)勢，設(shè)計(jì)師必須理解如何設(shè)計(jì)在具有成本效益的PCB上工作的高成本效益驅(qū)動電路。在Shootout系列中的第一篇論文中，我們討論了重要的品質(zhì)因數(shù)（FOM），它可以幫助設(shè)計(jì)師預(yù)測在各種廣泛應(yīng)用中的產(chǎn)品性能。在本文中，我們討論了柵極驅(qū)動要求、布局和熱設(shè)計(jì)需要考慮的各種因素，這些因素對想要開發(fā)能夠充分發(fā)揮eGaN FET優(yōu)勢的產(chǎn)品的設(shè)計(jì)師來說都很重要。

　　本系列的下一篇文章將討論基于eGaN FET的以太網(wǎng)供電（POE）設(shè)計(jì)，這些設(shè)計(jì)的功率密度要比使用先進(jìn)的功率MOSFET設(shè)計(jì)的類似電路高得多。