基于數(shù)字頻率合成DDS的正弦信號發(fā)生器設(shè)計

1 引言

直接數(shù)字頻率合成DDS(Direct Digital Syndaesis)是實現(xiàn)數(shù)字化的一項關(guān)鍵技術(shù)，廣泛應(yīng)用于電信與電子儀器領(lǐng)域DDS通常是在CPLD或FPGA內(nèi)設(shè)置邏輯電路實現(xiàn)的，但由于DDS輸出受到D/A轉(zhuǎn)換器的速率及D/A轉(zhuǎn)換后I/V轉(zhuǎn)換中運放的帶寬增益和響應(yīng)時間的限制，CPLD和FPGA內(nèi)部實現(xiàn)方案在高頻段信號幅值已不穩(wěn)定。因此，這里介紹一種基于DDS器件AD9851的信號發(fā)生器設(shè)計方案。

2 AD9851簡介

AD9851是ADI公司采用先進(jìn)CMOS技術(shù)生產(chǎn)的具有高集成度的直接數(shù)字頻率合成器。該器件頻帶寬、頻率與相位均可控，內(nèi)部頻率累加器和相位累加器相互獨立，32位調(diào)頻字使得其在180 MHz的系統(tǒng)時鐘下輸出頻率可達(dá)0.04 Hz的高分辨率。

設(shè)相位累加器的位數(shù)為N，相位控制字的值為FK，頻率控制字的位數(shù)為M，頻率控制字的值為FM，內(nèi)部工作時鐘為FC，最終合成信號的頻率F相位和θ分別為：

F=FMFC/2N，θ=2πFN/2M

AD9851的最高工作時鐘為180 MHz，實際電路中，外部晶體振蕩器的頻率為25 MHz，由經(jīng)內(nèi)部集成的6倍頻器和高速比較器得到150 MHz的時鐘信號，這樣可減小高頻輻射，提高系統(tǒng)的電磁兼容能力。AD9851內(nèi)部集成高速DDS和10 bit高速A/D轉(zhuǎn)換器，故無需D/A轉(zhuǎn)換和I/V，轉(zhuǎn)換等容易影響DDS輸出的單元。

3 系統(tǒng)總體設(shè)計方案

圖1為系統(tǒng)設(shè)計框圖。為了產(chǎn)生調(diào)制信號，需要在FPGA內(nèi)部實現(xiàn)低頻段的DDS模塊以產(chǎn)生正弦波(模擬調(diào)制AM和FM)和二進(jìn)制基帶碼(數(shù)字調(diào)制ASK/FSK/PSK)。由于AD9851輸出的正弦信號存在諧波，因此需加一個無源濾波器濾波。由于無源濾波的衰減特性，為使信號源的最終輸出信號幅值穩(wěn)定，系統(tǒng)需加一級AGC電路。PGA程控放大器采用DAC7611作為基準(zhǔn)控制輸出信號的幅度。AM電路采用模擬乘法器AD835構(gòu)成，ASK調(diào)制較簡單，直接用DDS產(chǎn)生的二進(jìn)制基帶序列控制模擬開關(guān)，從而控制AD9851信號的輸出。最后由多路選擇器和OPA690功放電路控制輸出。

4 系統(tǒng)硬件電路設(shè)計

4.1 AD9851電路模塊和控制邏輯

由于AD9851工作頻率較高，容易引入較大噪聲，因此需要注意電源與地線的連接，以減小噪聲。為避免高頻干擾，用PCB制板實現(xiàn)AD9851及其外圍。其電路如圖2所示。

頻率控制字和相位控制字寫入時序有并行和串行兩種方式，這可用PFGA內(nèi)部狀態(tài)機實現(xiàn)。該系統(tǒng)設(shè)置的FM調(diào)制分為兩級最大頻偏：5 kHz和10 kHz，而PSK調(diào)制信號由改變相位控制字實現(xiàn)?？刂谱旨袄碚撝涤嬎闳缦拢旱皖l段DDS波表輸出數(shù)據(jù)為14位(214=16 384)。PSK控制字在DDS波表輸出值大于16 384/2=8 192時，改變相位180°。由于AD9851相位控制字為高5位，故若改變180°則改變相位控制字8’h90。AD9851的最高輸出150 MHz對應(yīng)頻率控制字32’hFFFFFFFF(十六進(jìn)制)，故1 Hz對應(yīng)28.633 1(十進(jìn)制)。其調(diào)制方式選擇和參數(shù)設(shè)置部分的代碼如下：

4.2 無源濾波器

濾波器一般分為有源和無源濾波器。有源濾波器由于受運放帶寬的限制，難以滿足系統(tǒng)頻帶內(nèi)濾波要求，故采用無源濾波器中的橢圓函數(shù)濾波器。用歸一化圖表設(shè)計橢圓低通濾波器，如圖3所示。由于無源濾波電路對阻抗匹配要求比較嚴(yán)格，為此設(shè)計了專門的阻抗匹配部分。輸入阻抗匹配采用同相放大器實現(xiàn)