擁有68億個晶體管的大容量FPGA的設(shè)計實(shí)現(xiàn)

前不久，賽靈思(Xilinx)公司推出了目前業(yè)界容量最大的可編程邏輯器件—Virtex-7 2000TFPGA，并開始向客戶供貨。Virtex-7 2000T擁有68億個晶體管，200萬個邏輯單元，相當(dāng)于2,000萬門ASIC。這也是賽靈思首款采用獨(dú)特的堆疊硅片互連(SSI)技術(shù)的FPGA。

堆疊硅片互連架構(gòu)解析

賽靈思是第一家采用堆疊硅片互聯(lián)(SSI)技術(shù)制成商用FPGA的公司，該公司全球高級副總裁亞太區(qū)執(zhí)行總裁湯立人表示，SSI技術(shù)的應(yīng)用成就了賽靈思大容量FPGA，而2.5D IC堆疊技術(shù)的率先應(yīng)用，使得賽靈思能夠?yàn)榭蛻籼峁﹥杀队谕惛偁幃a(chǎn)品的容量并超越摩爾定律的發(fā)展速度。

湯立人認(rèn)為，如果沒有SSI技術(shù)，至少要等到下一代工藝技術(shù)，才有可能在單個FPGA中實(shí)現(xiàn)如此大的晶體管容量。就通常新一代產(chǎn)品的推出而言，SSI 至少提前一年將賽靈思的最大型28nm器件交付給了客戶，這對 ASIC和ASSP仿真和原型而言尤其重要。

湯立人介紹說，2.5D芯片堆疊技術(shù)是指在無源器件上堆疊有源芯片，是主動芯片和被動芯片的堆疊；而3D芯片堆疊技術(shù)是指在有源芯片上堆疊有源芯片，是主動芯片和主動芯片的堆疊。賽靈思打造的2.5D堆疊技術(shù)是在無源硅中介層上并排幾個硅切片(有源切片)，該切片再由穿過中階層的金屬連接，與印制電路板上不同 IC通過金屬互連通信的方式類似。賽靈思是通過將四個不同 FPGA芯片在無源硅中介層上互聯(lián)，從而構(gòu)建了業(yè)界目前最大容量的可編程邏輯器件，解決了無缺陷大型單芯片的制造挑戰(zhàn)。

此外， 由于芯片在硅中介層上并排放置，SSI技術(shù)能夠避免多個芯片堆疊造成的功耗和可靠性問題。中介層在每個芯片間提供10,000多個高速互連，可支持各種應(yīng)用所需要的高性能集成。

據(jù)了解，SSI技術(shù)的真正優(yōu)勢在于，雖然2000T由4個切片組成，但它仍保持著傳統(tǒng)FPGA的使用模式，設(shè)計人員可通過賽靈思工具流程和方法將該器件作為一款極大型FPGA進(jìn)行編程。這樣設(shè)計師可以方便清晰地設(shè)計所需要的產(chǎn)品，而且采用這種構(gòu)架可節(jié)約很大一部分空間，設(shè)計師可以根據(jù)需要再增添所需要的器件。

此次賽靈思推出的Virtex-7 2000TFPGA采用的是2.5D IC堆疊技術(shù)，而不是之前提到的3D IC技術(shù)，湯立人的解釋是：“賽靈思同樣看好不帶中介層的完全3D IC 堆疊技術(shù)前景，但目前3D IC技術(shù)面臨著諸多的挑戰(zhàn)，該技術(shù)在整個產(chǎn)業(yè)中實(shí)現(xiàn)標(biāo)準(zhǔn)化還要花更長的時間，3D要真正實(shí)現(xiàn)量產(chǎn)還需2年~3年的時間?！?/p>

湯立人說，采用SSI技術(shù)，讓賽靈思跑在了FPGA廠商的前頭，也使賽靈思讓器件的發(fā)展步伐超過了摩爾定律的速度。加速取代ASIC和ASSP

Virtex-7 2000TFPGA除具有68億個晶體管、200萬個邏輯單元外，還包括含有305,400個可配置邏輯塊(CLB)，分布式RAM容量高達(dá)21,550KB。它共有2160個DSP slice、46,512個BRAM、24個時鐘管理模塊、4個PCIe模塊、36個GTX收發(fā)器(每個性能達(dá)12.5Gbps)、24個I/O bank和1200個用戶I/O。在降低功耗方面，賽靈思采用的是28nm HPL工藝，靜態(tài)時功耗為5W，工作時的功耗僅為19W。

湯立人告訴記者，在28nm工藝技術(shù)節(jié)點(diǎn)，ASIC或ASSP的NRE超過5000萬美元，而ASIC修改則可能將成本再提升近一半。因此，除非面向最穩(wěn)定的大批量市場應(yīng)用，否則ASIC和ASSP的設(shè)計只會越來越少被采用。此外，競爭和縮短產(chǎn)品上市時間等這些市場壓力也為定制ASIC的開發(fā)帶來了挑戰(zhàn)。在此情況下，用一個Virtex-72000T器件來替代ASIC，就能實(shí)現(xiàn)所需要的系統(tǒng)性能和功能。例如，客戶利用賽靈思Virtex-7 2000TFPGA替代大容量ASIC，在總體投入成本相當(dāng)?shù)那闆r下，可把開發(fā)時間提高2/3(ASIC開發(fā)時間長達(dá)3年)；同時創(chuàng)建集成系統(tǒng)，提高系統(tǒng)帶寬，并因此避免了I/O互連而大幅降低功耗。此外還可以加速先進(jìn)ASIC系統(tǒng)的原型設(shè)計和模擬仿真。

此時，設(shè)計人員可以集中精力進(jìn)行設(shè)計，而無需再擔(dān)心什么小錯誤會導(dǎo)致災(zāi)難性的返工修改。此外，Virtex-7 2000T具有可重編程性，如果設(shè)計人員犯了錯誤，對器件重新編程就可以了。

目前，SSI技術(shù)已成為賽靈思戰(zhàn)略規(guī)劃的一部分，未來一年中，賽靈思還計劃通過技術(shù)創(chuàng)新，再推出Virtex-7 HTFPGA系列以及SSI 配置。