半導(dǎo)體巨頭對high-NA EUV態(tài)度分化

據(jù)外媒報道，近期，一位匿名英特爾高層提出一種頗具爭議的觀點：未來晶體管設(shè)計，例如GAAFET和CFET架構(gòu)，可能會降低芯片制造對先進(jìn)光刻設(shè)備的依賴，尤其是對EUV光刻機(jī)的需求。這一觀點無疑對當(dāng)前芯片制造技術(shù)的核心模式提出了挑戰(zhàn)。
目前，ASML的極紫外光（EUV）及高數(shù)值孔徑（high-NA）EUV光刻機(jī)在先進(jìn)制程中扮演關(guān)鍵角色，通過曝光步驟將電路設(shè)計轉(zhuǎn)印至晶圓，隨后通過沉積和蝕刻工藝形成晶體管結(jié)構(gòu)。然而，該英特爾高層認(rèn)為，隨著GAAFET和CFET等3D晶體管結(jié)構(gòu)的發(fā)展，芯片制造將更依賴蝕刻技術(shù)，而非單純依賴光刻設(shè)備。他強(qiáng)調(diào)，這些新型晶體管結(jié)構(gòu)需要“從各個方向包裹柵極”，因此橫向去除多余材料成為關(guān)鍵，制造商將更加注重蝕刻工藝，而非延長晶圓在光刻機(jī)中的處理時間。
英特爾在推進(jìn)high-NA EUV技術(shù)上表現(xiàn)積極。據(jù)英特爾晶圓代工技術(shù)長兼營運長Naga Chandrasekaran透露，該公司計劃使用high-NA EUV光刻技術(shù)制造14A芯片，并預(yù)計于2027年開始試產(chǎn)，2028年實現(xiàn)量產(chǎn)。然而，這一技術(shù)的高成本可能讓客戶更傾向于選擇Low NA EUV光刻技術(shù)，這為英特爾帶來了不小的市場風(fēng)險。
相比之下，臺積電和三星電子對high-NA EUV技術(shù)的態(tài)度顯得更加謹(jǐn)慎。據(jù)臺積電高層張曉強(qiáng)透露，臺積電的1.6納米級（A16）和1.4納米級（A14）制程技術(shù)不會采用high-NA EUV光刻機(jī)，而將繼續(xù)使用Low NA EUV光刻機(jī)。臺積電預(yù)計在2028年實現(xiàn)1.4納米制程的量產(chǎn)，與英特爾的14A節(jié)點時間表相近，但技術(shù)路徑卻截然不同。
三星方面，盡管已引入ASML的TWINSCAN EXE:5000 high-NA EUV光刻機(jī)，但韓媒報道稱，三星和SK海力士均決定推遲在DRAM生產(chǎn)中引入該技術(shù)，理由是設(shè)備成本過高以及DRAM架構(gòu)即將發(fā)生變化。此外，三星在邏輯芯片生產(chǎn)中采用high-NA EUV技術(shù)的計劃也可能延后，顯示出其與臺積電類似的技術(shù)保守傾向。
總體來看，盡管ASML的high-NA EUV光刻機(jī)被視為未來半導(dǎo)體制造的關(guān)鍵設(shè)備，但英特爾、臺積電和三星這三大巨頭對其實際應(yīng)用的態(tài)度存在明顯分歧。英特爾選擇激進(jìn)推進(jìn)，而臺積電與三星則更傾向于觀望，這一分化或?qū)ξ磥?a class="contentlabel" href="http://2s4d.com/news/listbylabel/label/半導(dǎo)體">半導(dǎo)體技術(shù)發(fā)展產(chǎn)生深遠(yuǎn)影響。