Cadence 和三星將人工智能應(yīng)用于 SoC、3D-IC 和芯片設(shè)計

Cadence 和三星晶圓廠擴大了他們的合作，簽訂了一項新的多年 IP 協(xié)議，并在最新的 SF2P 和其他先進工藝節(jié)點上聯(lián)合開發(fā)先進的 AI 驅(qū)動流程。具體來說，這項多年的 IP 協(xié)議將擴展 Cadence 內(nèi)存和接口 IP 在三星晶圓廠的 SF4X、SF5A 和 SF2P 先進工藝節(jié)點上。

通過利用 Cadence 的 AI 驅(qū)動設(shè)計技術(shù)和三星的先進 SF4X、SF4U 和 SF2P 工藝節(jié)點，這項合作旨在為 AI 數(shù)據(jù)中心、汽車、ADAS 和下一代射頻連接應(yīng)用提供高性能、低功耗的解決方案。

“我們支持在三星晶圓廠工藝節(jié)點上的全套 IP、子系統(tǒng)和芯片組，我們最新的多年 IP 協(xié)議加強了我們正在進行的合作，”Cadence 硅解決方案集團高級副總裁兼總經(jīng)理 Boyd Phelps 表示?！巴ㄟ^結(jié)合 Cadence 的 AI 驅(qū)動設(shè)計和硅片與三星的先進工藝，我們正在為我們的共同客戶需要創(chuàng)新并將他們的產(chǎn)品更快推向市場提供尖端技術(shù)?！?/p>

金炯奭，三星電子鑄造設(shè)計技術(shù)團隊的副總裁兼負責(zé)人補充說：“來自 Cadence 的從 RTL 到 GDS 的數(shù)字工具套件現(xiàn)在已獲得三星最新 SF2P 工藝節(jié)點的認(rèn)證，支持 Hyper Cell 和 LLE 2.0 等技術(shù)的進步。Cadence 和三星還在密切合作，以實現(xiàn)模擬遷移，增強電源完整性，并使用 GPU 加速改善 3D-IC 的熱分析和翹曲分析。此外，Cadence 和三星鑄造之間簽訂的多年協(xié)議將進一步擴展內(nèi)存和接口 IP 解決方案，進一步加強了我們的合作關(guān)系。”

新的多年協(xié)議將提供專為人工智能、高性能計算（HPC）和汽車應(yīng)用設(shè)計的先進內(nèi)存和接口 IP。擴展的 SF4X IP 組合包括 LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCI Express（PCIe）6.0/5.0/CXL 3.2、通用芯片間互連 Express（UCIe）-SP 32G 和 10G 多協(xié)議 PHY（USB3.x、DP-TX、PCIe 3.0 和 SGMII）及其配套控制器 IP，能夠?qū)崿F(xiàn)完整的子系統(tǒng)硅片。專為汽車應(yīng)用設(shè)計的 LPDDR5X-8533 PHY IP 完成了 SF5A IP 平臺，而新引入的 32G PCIe 5.0 PHY 則滿足了領(lǐng)先的人工智能/HPC 客戶的需求。

基于廣泛的設(shè)計和技術(shù)協(xié)同優(yōu)化（DTCO）項目，賽迪斯的數(shù)字完整流程已獲得三星最新 SF2P 工藝節(jié)點的認(rèn)證，包括三星超細胞方法。此外，賽迪斯還實現(xiàn)了對三星本地布局效應(yīng)（LLE）時序精度的支持。賽迪斯和三星還正在合作進行下一代工藝節(jié)點的 DTCO。

Cadence Pegasus 驗證系統(tǒng)已獲得三星 SF2P 以及其他三星工藝節(jié)點的認(rèn)證。Cadence 物理驗證流程經(jīng)過優(yōu)化，能夠幫助客戶實現(xiàn)簽核精度和運行時目標(biāo)，并具有大規(guī)模擴展性，從而實現(xiàn)更快的上市時間（TTM）。

為了應(yīng)對模擬設(shè)計的遷移，Cadence 和三星晶圓廠已成功將基于模擬單元的 4nm IP 遷移到先進的 2nm 工藝節(jié)點，從而在保持功能和設(shè)計意圖的同時實現(xiàn)更快的周轉(zhuǎn)時間。這次遷移突顯了技術(shù)擴展和 IP 重用的意義，有助于縮短開發(fā)時間和成本，為未來模擬單元和其他 IP 在不同工藝節(jié)點的遷移鋪平了道路。

兩家公司還成功展示了一種基于三星 14 納米 FinFET 工藝的下一代毫米波應(yīng)用的全面前端模塊（FEM）/天線內(nèi)包（AiP）協(xié)同設(shè)計流程。通過簡化 IC/模塊開發(fā)每個階段的設(shè)計數(shù)據(jù)管理，從初始系統(tǒng)級預(yù)算到射頻 IC/包協(xié)同設(shè)計、分析和布局后驗證，設(shè)計周轉(zhuǎn)時間得到了加速。

Cadence 和三星還合作進行了全面的 3D-IC 電源完整性分析，涵蓋了從早期探索到最終簽核的整個流程，利用了 Cadence EDA 工具，包括 Voltus InsightAI、Innovus 實施系統(tǒng)和 Integrity 3D-IC 平臺。應(yīng)用于三星 SF2 節(jié)點的高速 CPU 芯片，Voltus InsightAI 實現(xiàn)了 80-90%的 IR 降額違規(guī)分辨率，對時序和功耗影響最小，展示了其在平衡電源完整性與性能需求方面的能力。