Chiplets帶來芯片供電新問題

在 Chiplet 的推廣應(yīng)用中，供電和電源管理正成為關(guān)鍵挑戰(zhàn)，這極大地增加了設(shè)計(jì)的復(fù)雜性，迫使芯片制造商權(quán)衡各種取舍，而這些取舍可能會(huì)對半導(dǎo)體的性能、可靠性以及整體成本產(chǎn)生重大影響。

功率問題是每一個(gè)芯片和芯片粒設(shè)計(jì)都要考慮的因素，盡管具體情況會(huì)因應(yīng)用場景而有所不同。系統(tǒng)供應(yīng)商和處于技術(shù)前沿的芯片制造商已經(jīng)在使用芯片粒來提升性能和電源效率，汽車行業(yè)也將其視為為消費(fèi)者提供不同選擇的一種方式。然而，雖然在單片式系統(tǒng)級芯片中，大多數(shù)與功率相關(guān)的問題都已被充分理解，但在由異構(gòu)芯片粒組成的組件中，要考慮到所有可能的相互作用，這就將這些問題提升到了一個(gè)全新的高度。

「如今有很多人在嘗試和使用人工智能，他們能夠做更復(fù)雜精密的事情，這意味著需要更多的功率，」Rambus 公司的研究員兼杰出發(fā)明家 Steven Woo 表示，「在很多方面，這些人工智能架構(gòu)正變得更加節(jié)能。只是對于更先進(jìn)的人工智能，想要進(jìn)行的計(jì)算量大幅增加，使得節(jié)能效果相形見絀，所以無法滿足需求。想要設(shè)備變得更節(jié)能，但這還不夠。必須想辦法獲取更多的功率。模型越來越大，越來越精確。計(jì)算變得更加復(fù)雜，硬件也越來越精密。但很多問題最終都?xì)w結(jié)為如何為所有這些設(shè)備供電，以及如何對其進(jìn)行散熱?！?/p>

隨著晶體管密度的增加，這些問題也相應(yīng)地變得更具挑戰(zhàn)性。由于靜態(tài)隨機(jī)存取存儲(chǔ)器。

無法擴(kuò)展到最新的工藝節(jié)點(diǎn)，以及專用處理元件的使用越來越多，過去能集成在一個(gè)光罩尺寸的平面系統(tǒng)級芯片中的組件，現(xiàn)在正分散到各種芯片粒中。系統(tǒng)級芯片由此被分解，然后重新聚合為一個(gè)由高密度芯片粒組成的異構(gòu)組件，這為大幅提升性能打開了大門。但這也增加了這些設(shè)備的總功率需求。

「我們已經(jīng)在應(yīng)對每個(gè)系統(tǒng)級芯片幾百瓦的高功率水平，而在芯片粒系統(tǒng)中，系統(tǒng)級芯片的密集堆疊又顯著放大了這一功率水平，」Fraunhofer IIS 自適應(yīng)系統(tǒng)工程部門高效電子業(yè)務(wù)負(fù)責(zé)人 Andy Heinig 指出，「必須在更低的電源電壓下維持這種供電，這意味著絕對偏差正變得越來越小。與此同時(shí)，在芯片粒系統(tǒng)中，實(shí)現(xiàn)諸如電容器這類合適的穩(wěn)定技術(shù)也變得越來越困難。目前，建立一個(gè)統(tǒng)一的電源仿真或驗(yàn)證也非常復(fù)雜，因?yàn)樾酒c封裝之間的接口尚未充分標(biāo)準(zhǔn)化。例如，在描述電流或負(fù)載方面沒有統(tǒng)一的要求?！?/p>

為了給所有這些計(jì)算元件騰出空間，芯片制造商正越來越多地在垂直方向上堆疊存儲(chǔ)器和邏輯元件。如今，這些設(shè)計(jì)大多涉及某種類型的中介層，但在未來幾年，隨著芯片制造商專注于提高電源效率，這種情況可能會(huì)發(fā)生改變。

「在 2.xD 系統(tǒng)中，像通用芯片互聯(lián)這樣的高密度芯片間接口會(huì)增加封裝層數(shù)，或者增加對中介層的需求，」Arm 公司的研究員兼系統(tǒng)集成與開發(fā)高級總監(jiān) Javier DeLaCruz 解釋道，「這使得封裝球側(cè)或印刷電路板上的電容和電壓調(diào)節(jié)效果變差，進(jìn)而促使人們需要將這些元件集成到中介層或封裝基板中。我們看到這推動(dòng)了更先進(jìn)的封裝技術(shù)的發(fā)展。」

這些封裝存在的問題之一是它們的尺寸?！富逶酱螅托枰綀?jiān)固，這通常意味著在積層式基板中要有更厚的核心層，」德拉克魯茲說，「由于鍍通孔（PTH）的過孔密度降低，以及由此產(chǎn)生的電感增加，這個(gè)更厚的核心層加大了通過封裝實(shí)現(xiàn)充足供電的難度。」

三維集成電路通過更薄的基板和金屬層解決了其中一些問題。但更高的電流，再加上每單位更多的電壓域，可能會(huì)導(dǎo)致電源完整性問題，并增加寄生效應(yīng)。

堆疊帶來的電源問題

大多數(shù)與功率相關(guān)的問題都已被充分理解并記錄在案，但在由異構(gòu)芯片粒組成的組件中，它們可能會(huì)以獨(dú)特的方式相互作用。芯片粒數(shù)量越多，材料和電介質(zhì)越薄，工作負(fù)載的計(jì)算密集程度越高，對功率的影響就越大。將功率輸送到所需位置變得更加困難，由于散熱不足導(dǎo)致的加速老化效應(yīng)，數(shù)據(jù)路徑可能會(huì)中斷，而且特定工作負(fù)載產(chǎn)生的熱梯度可能會(huì)以意想不到的方式影響性能和功耗。

一種效應(yīng)可能會(huì)對另一種效應(yīng)產(chǎn)生重大影響，而在三維集成電路中，要跟蹤并緩解這種情況尤其具有挑戰(zhàn)性?！鸽娺w移在本質(zhì)上與在單個(gè)芯片上沒有什么不同，」Ansys 公司的產(chǎn)品營銷總監(jiān) Marc Swinnen 說，「只是它在芯片粒系統(tǒng)中是個(gè)更大的問題。但主要問題還是電壓降，因?yàn)殡娫淳W(wǎng)絡(luò)并非相互獨(dú)立。它不像點(diǎn)對點(diǎn)的信號(hào)線路。電源網(wǎng)格是覆蓋整個(gè)芯片的完整網(wǎng)格。然后，另一個(gè)芯片有一個(gè)網(wǎng)格，中介層也有一個(gè)網(wǎng)格，所有這些網(wǎng)格在成百上千個(gè)點(diǎn)上相互連接。你不能孤立地分析其中一個(gè)，再孤立地分析另一個(gè)，然后簡單地把它們相加。事情不是這樣的。網(wǎng)格非常復(fù)雜，因?yàn)檫B接點(diǎn)太多了。一個(gè)信號(hào)點(diǎn)總是從一個(gè)驅(qū)動(dòng)器連接到多個(gè)負(fù)載，但電源可能是從多個(gè)驅(qū)動(dòng)器連接到多個(gè)負(fù)載，而且它們都相互交織在一起。這意味著，要準(zhǔn)確得到電壓降，唯一的方法是將所有芯片、中介層和封裝的整個(gè)網(wǎng)格一起進(jìn)行協(xié)同仿真。你可以這樣做，但這需要耗費(fèi)大量時(shí)間和大量內(nèi)存等等。當(dāng)你在三維集成電路中有十幾個(gè)芯片以及所有這些組件時(shí)，更好的方法是使用降階模型?！?/p>

現(xiàn)在有一些商用工具可以對芯片進(jìn)行分析，對電源網(wǎng)格進(jìn)行研究，然后生成一個(gè)芯片電源模型（CPM），該模型可以捕捉到關(guān)于芯片行為和電源網(wǎng)格所需的信息。「你可以有多個(gè)芯片電源模型，」Swinnen 說，「每個(gè)芯片有一個(gè)，中介層有一個(gè)，封裝也有一個(gè)，然后可以將它們作為封裝、中介層和芯片的協(xié)同仿真一起進(jìn)行模擬。這就是電源完整性的難點(diǎn)所在。它需要進(jìn)行協(xié)同仿真。你不能進(jìn)行分割然后各個(gè)擊破。那樣是行不通的。」

新挑戰(zhàn)催生新方法

在由異構(gòu)芯片粒組成的組件中設(shè)計(jì)供電網(wǎng)絡(luò)，其復(fù)雜程度要比單個(gè)系統(tǒng)級芯片高得多。單個(gè)芯片上的問題在很大程度上是一個(gè)空間布局問題，隨著工藝節(jié)點(diǎn)的不斷縮小，導(dǎo)線密度不得不增加。這也是采用背面供電的主要原因。對于芯片粒來說，需要連接并完美對齊的凸點(diǎn)和硅通孔可能會(huì)讓人望而生畏。

「必須連接在一起的芯片凸點(diǎn)數(shù)量會(huì)直接影響供電，而連接電源和接地所需的凸點(diǎn)數(shù)量則會(huì)直接影響芯片的最高溫度，」Synopsys 的技術(shù)產(chǎn)品管理總監(jiān) Keith Lanier 說，「從電源的角度來看，真正影響你能否連接好所有元件，以及能否滿足每個(gè)芯片的散熱要求的，是凸點(diǎn)的數(shù)量、凸點(diǎn)的大小以及凸點(diǎn)的間距?！闺S著更多計(jì)算元件被添加到設(shè)計(jì)中，這個(gè)問題變得更加困難?！肝磥恚S著情況變得越來越復(fù)雜，手動(dòng)完成這項(xiàng)工作將變得越來越困難，比如進(jìn)行多種不同組合的嘗試，『讓我們試試這樣會(huì)怎樣，讓我試試這個(gè)間距，再試試那個(gè)』。

當(dāng)開始需要分析更多相互作用的元件時(shí)，在沒有某種人工智能或機(jī)器學(xué)習(xí)的幫助下，僅靠人類自己來完成這項(xiàng)工作將變得越來越困難。你需要能夠查看之前設(shè)計(jì)的數(shù)據(jù)，查看大量分析運(yùn)行的數(shù)據(jù)。這是如今面臨的另一個(gè)挑戰(zhàn)，而在過去無需考慮這些?！?/p>

其他人也表示認(rèn)同?！冈谙到y(tǒng)級芯片設(shè)計(jì)中，只有一個(gè)封裝，而且這個(gè)封裝是專門為那個(gè)系統(tǒng)級芯片設(shè)計(jì)的，所以這是一個(gè)簡單的系統(tǒng)，」Cadence 公司 Voltus 產(chǎn)品管理組總監(jiān) Rajat Chaudhry 說，「對于一個(gè)系統(tǒng)級芯片，電源是通過封裝提供的，它可以是引線鍵合封裝或倒裝芯片封裝。現(xiàn)在，在芯片粒系統(tǒng)中，你有多種類型的封裝，所以必須從供電復(fù)雜性更高的角度來思考。電源可能通過中介層傳輸，所以現(xiàn)在你必須開始考慮中介層的因素。或者也可能是真正的堆疊式三維集成電路。甚至可能通過不同的芯片傳輸。你必須考慮到這些因素。所以，最大的考慮因素之一是早期規(guī)劃變得非常關(guān)鍵。在過去的設(shè)計(jì)方式中，你知道有一個(gè)可以開始設(shè)計(jì)的封裝，假設(shè)你在設(shè)計(jì)的電源引腳上會(huì)得到某種穩(wěn)定的電源供應(yīng)，然后就可以開始設(shè)計(jì)了。現(xiàn)在，你有多個(gè)芯片粒，你必須為整個(gè)系統(tǒng)建立早期模型?！?/p>

理想情況下，這個(gè)模型要能夠進(jìn)行各種假設(shè)性的權(quán)衡?！改姆N技術(shù)或多芯片封裝方式能夠滿足你試圖實(shí)現(xiàn)的目標(biāo)的限制條件呢？這是最大的變化之一，」喬杜里說，「現(xiàn)在最重要的事情之一是盡早確定，『你是不是差得很遠(yuǎn)？還是在可接受的范圍內(nèi)？從電源完整性的角度來看，你真的能讓這個(gè)系統(tǒng)正常工作嗎？』從方法學(xué)的角度來看，你需要早期規(guī)劃工具，通過這些工具你可以非常簡單地進(jìn)行指定，快速搭建一個(gè)模型，并通過這個(gè)模型進(jìn)行優(yōu)化循環(huán)。你可以了解需要多少微凸點(diǎn)，或者如果你要通過中介層，需要多少硅通孔。」

在如此復(fù)雜的情況下，權(quán)衡取舍變得至關(guān)重要?！改阈枰环N方法，通過這種方法，你可以在早期搭建一個(gè)比較符合實(shí)際情況的模型，」他說，「隨后可以進(jìn)行設(shè)計(jì)探索，當(dāng)選擇了某個(gè)方案后，確定它是否滿足你的限制條件。然后，隨著設(shè)計(jì)過程的深入，就要開始考慮對每個(gè)單獨(dú)的芯片粒進(jìn)行更詳細(xì)、更精確的分析。當(dāng)你設(shè)計(jì)一個(gè)單獨(dú)的芯片粒時(shí)，以前我們有一個(gè)簡單的封裝，而且我們知道如何對其進(jìn)行建?！，F(xiàn)在會(huì)有不同的影響因素?，F(xiàn)在，中介層、其他芯片粒、它們的電源供應(yīng)、噪聲，所有這些都會(huì)影響這個(gè)單個(gè)的芯片粒，所以隨著設(shè)計(jì)的不斷完善，就可以開始考慮其他芯片粒對單個(gè)芯片粒的影響?！笴haudhry 繼續(xù)說道。

電源建模

對整個(gè)芯片粒平面進(jìn)行建模也變得具有挑戰(zhàn)性，因?yàn)樾枰５脑兊梅浅｝嫶?。因此，可能需要具備分層建模能力，以便開始構(gòu)建其余芯片粒的模型?！改阍O(shè)計(jì)一個(gè)芯片粒，然后你可以采用自下而上和自上而下的方法。你可以采用自上而下的方法，在板級層面、芯片粒的邊界處，查看從頂層看到的電壓情況。然后你可以分解問題，更詳細(xì)地對單個(gè)芯片粒進(jìn)行建模，并從更高層次的仿真中獲取邊界電壓，對其進(jìn)行建模并進(jìn)行分析。這意味著芯片粒設(shè)計(jì)者將從系統(tǒng)層面的角度，使用邊界值進(jìn)行他們的分析?！顾f。

那么從電源的角度來看，發(fā)生了哪些變化呢？「二三十年來，人們知道該怎么做，」西門子 EDA 公司的產(chǎn)品專家（Subramanian Lalgudi 指出，「有一個(gè)芯片，有一個(gè)封裝，還有一個(gè)電路板。不同的元件會(huì)產(chǎn)生不同的諧振。芯片與封裝電感一起提供去耦電容。封裝主要呈感性。從芯片的角度來看，它會(huì)引起諧振。人們想要降低的就是這種諧振的峰值。封裝電容和電路板電感之間也存在諧振，那些為實(shí)現(xiàn)電源完整性而進(jìn)行設(shè)計(jì)的人必須處理連接到地的去耦電容，這些電容將針對封裝上的電源平面以及一直到穩(wěn)壓器的電路板進(jìn)行設(shè)計(jì)。」

這種方法在基本層面上是可行的，但在復(fù)雜設(shè)計(jì)中，當(dāng)供電的完整性可能受到多個(gè)芯片粒的影響時(shí)，它就開始失效了。「實(shí)際上，你歸為一類的每個(gè)電路本身就是一個(gè)分布式的大型結(jié)構(gòu)，」拉爾古迪說，「作為一個(gè)經(jīng)驗(yàn)法則，這樣做是可以的，但對于更精細(xì)的設(shè)計(jì)，人們必須對分布式空間進(jìn)行建模，而不僅僅是歸為一類。而且與信號(hào)完整性不同，在電源完整性方面沒有真正的標(biāo)準(zhǔn)。我們知道輸入應(yīng)該是什么樣的，輸出應(yīng)該是什么樣的。每個(gè)人都在談?wù)摶ゲ僮餍?。一旦有了?biāo)準(zhǔn)，每個(gè)人都會(huì)遵循輸入和輸出的規(guī)范。除了傳輸介質(zhì)內(nèi)部發(fā)生的事情之外，您不需要知道其他任何東西。只要發(fā)射器能夠傳輸并滿足那個(gè)規(guī)格，就成功了。」

電源完整性

然而，在電源完整性方面，沒有明確的標(biāo)準(zhǔn)方法。「在信號(hào)完整性處理過程中，你只需要驗(yàn)證發(fā)射器、接收器以及它們之間的互連情況，」拉爾古迪解釋道，「你不需要擔(dān)心芯片粒的其他部分會(huì)發(fā)生什么，電源分配網(wǎng)絡(luò)會(huì)發(fā)生什么，封裝中會(huì)發(fā)生什么。只要互連進(jìn)入封裝然后再出來，你就需要對其進(jìn)行建模。我把這稱為局部仿真，意思是不需要擔(dān)心是在一個(gè)處理器和高帶寬存儲(chǔ)器（HBM）之間進(jìn)行通信，還是在處理器和處理器之間進(jìn)行通信。只需要擔(dān)心那兩個(gè)東西。只關(guān)注那個(gè)基本的東西，關(guān)注互操作性，關(guān)注信號(hào)。但在電源完整性方面，我需要解決的是全局問題。需要對整個(gè)系統(tǒng)進(jìn)行建模，這在內(nèi)存、運(yùn)行時(shí)間以及我能夠仿真的內(nèi)容方面都增加了復(fù)雜性。」

芯片粒給電源完整性帶來了新的問題。「通常當(dāng)你考慮電源時(shí)，你考慮的是高頻電源噪聲，」Ansys 公司的 Swinnen 說，「當(dāng)晶體管的開關(guān)動(dòng)作從電源獲取電流時(shí)，你會(huì)在電源上得到一個(gè)高頻紋波，這也被稱為電源噪聲。本質(zhì)上這就是電壓降。當(dāng)紋波達(dá)到最大值時(shí)，就是最大電壓降。但這一切都是假設(shè)在高頻情況下，所以就像晶體管的開關(guān)速度一樣。你可以構(gòu)建一個(gè)針對此進(jìn)行優(yōu)化的模型。但也存在低頻電源噪聲。我們說的不是千兆赫茲或幾百兆赫茲。我們說的是像 100 赫茲這樣的頻率，在這個(gè)頻率下，由于不同系統(tǒng)之間的諧振效應(yīng)，電源會(huì)從一側(cè)波動(dòng)到另一側(cè)。這個(gè)模塊開啟，那個(gè)模塊開啟，這個(gè)開啟，那個(gè)開啟，你會(huì)在不同元件之間看到這種電源的波動(dòng)。在單片式芯片上你不會(huì)看到這種情況，因?yàn)樗×耍宜性季o密相連。但在分布式、分解式系統(tǒng)中，你會(huì)看到這些電源諧振效應(yīng)，也會(huì)看到低頻電源噪聲。實(shí)際上，你構(gòu)建的高頻模型通常不適合進(jìn)行低頻分析，反之亦然。所以在某些時(shí)候，你也需要構(gòu)建一個(gè)低頻模型來處理低頻電源噪聲。」

越南 Mixel 公司總經(jīng)理 Tony Nguyen 解釋說，與傳統(tǒng)的單片式集成電路相比，芯片粒中的電源完整性帶來了獨(dú)特的挑戰(zhàn)。「這些挑戰(zhàn)源于多芯片粒系統(tǒng)中復(fù)雜的互連、異構(gòu)集成以及供電限制?！?/p>

主要挑戰(zhàn)包括：

電阻壓降：芯片間接口需要許多信號(hào)凸點(diǎn)來連接芯片，這占用了用于電源的凸點(diǎn)和布線資源。這在資源非常有限的情況下找到最小化電壓降的解決方案方面帶來了巨大挑戰(zhàn)。隨著芯片粒之間的數(shù)據(jù)傳輸速度不斷提高，這個(gè)挑戰(zhàn)變得更大。

電源分配網(wǎng)絡(luò)的復(fù)雜性：芯片粒之間共享的電源軌會(huì)引入額外的噪聲耦合，并可能產(chǎn)生熱點(diǎn)。芯片粒的電源分配網(wǎng)絡(luò)包括芯片上、中介層/橋接內(nèi)部以及封裝基板——所有這些都是影響電源完整性的關(guān)鍵因素，需要進(jìn)行精確建模。這種復(fù)雜程度與傳統(tǒng)的單片式集成電路完全不同。大型電子設(shè)計(jì)自動(dòng)化（EDA）供應(yīng)商正在大力投資開發(fā)能夠?qū)Χ鄬?、?fù)雜的電源分配網(wǎng)絡(luò)進(jìn)行建模和分析的三維集成電路工具。

回流路徑不連續(xù)性和寄生效應(yīng)：不同芯片粒之間電源和接地平面的不連續(xù)性會(huì)增加阻抗。互連（例如微凸點(diǎn)、混合鍵合、硅通孔（TSV）或中介層）產(chǎn)生的寄生電感和電容會(huì)顯著影響信號(hào)質(zhì)量。然而，由于技術(shù)發(fā)展速度很快，要獲得這些組件的正確模型具有挑戰(zhàn)性。

去耦電容的放置：解決電源完整性問題的一個(gè)有效方法是使用去耦電容。對于芯片粒系統(tǒng)來說，板載電容效果不佳，因?yàn)樗x有源電路太遠(yuǎn)。由于在一個(gè)小尺寸區(qū)域內(nèi)有數(shù)百個(gè)輸入輸出（IO）端口，去耦電容靠近電路放置至關(guān)重要。然而，由于芯片粒接口處空間有限，去耦電容的分布非常受限。

電源模式轉(zhuǎn)換和動(dòng)態(tài)負(fù)載：不同的芯片?？赡苡胁煌碾娫礌顟B(tài)，這會(huì)導(dǎo)致功耗不均以及動(dòng)態(tài)電壓調(diào)節(jié)方面的挑戰(zhàn)。高速開關(guān)組件會(huì)產(chǎn)生瞬態(tài)電流，必須仔細(xì)管理。

熱致電源完整性問題：基于芯片粒的設(shè)計(jì)中更高的功率密度會(huì)導(dǎo)致熱點(diǎn)出現(xiàn)，從而影響電源完整性。溫度升高會(huì)改變電阻和載流子遷移率，進(jìn)一步加劇電壓降。芯片粒系統(tǒng)的熱建模非常復(fù)雜，因?yàn)樗Q于設(shè)計(jì)、材料、封裝技術(shù)、頂層芯片技術(shù)以及芯片粒之間的工作活動(dòng)。

制造可變性和工藝不匹配：對于芯片粒系統(tǒng)，整個(gè)系統(tǒng)的變化會(huì)引入更多的差異。凸點(diǎn)高度、鍵合質(zhì)量和中介層電阻的變化可能會(huì)導(dǎo)致電源分布不對稱。此外，不同代工廠生產(chǎn)的芯片粒之間的工藝差異可能會(huì)進(jìn)一步影響電源完整性性能。

這也會(huì)影響芯片粒之間的互連?！赶到y(tǒng)級封裝架構(gòu)師的一個(gè)關(guān)鍵目標(biāo)是以最節(jié)能的方式在芯片粒之間傳輸數(shù)據(jù)，這需要快速開啟接口來傳輸數(shù)據(jù)，然后再將其關(guān)閉，」Eliyan 公司戰(zhàn)略營銷副總裁 Kevin Donnelly 說，「芯片粒架構(gòu)師和設(shè)計(jì)師需要明白，開啟和關(guān)閉接口會(huì)在短時(shí)間內(nèi)產(chǎn)生大的電流尖峰，需要進(jìn)行仔細(xì)的電源完整性分析，以確保電流變化率轉(zhuǎn)換不會(huì)影響數(shù)據(jù)傳輸質(zhì)量?！?/p>

為了緩解芯片粒設(shè)計(jì)中的電源完整性挑戰(zhàn)，Nguyen 表示，架構(gòu)師和設(shè)計(jì)師應(yīng)該考慮以下幾點(diǎn)：

電源分配網(wǎng)絡(luò)設(shè)計(jì)與分析：在設(shè)計(jì)流程的前期要特別關(guān)注電源分配網(wǎng)絡(luò)的結(jié)構(gòu)和特性。使用先進(jìn)的仿真工具進(jìn)行電源分配網(wǎng)絡(luò)分析?；ňδＰ瓦M(jìn)行建模、關(guān)聯(lián)和優(yōu)化，以便在所有設(shè)計(jì)階段都能很好地了解電源分配網(wǎng)絡(luò)的質(zhì)量。常見的錯(cuò)誤是在設(shè)計(jì)過程

去耦策略：作為 PDN 分析的一部分，盡早制定良好的策略來分配片上和封裝級去耦電容也至關(guān)重要。需要盡早研究和優(yōu)化片上去耦電容與有源電路的布局之間的權(quán)衡。盡可能使用內(nèi)插器集成或基于硅互連織物的電容器。

電源軌分區(qū)：避免在高噪聲和低噪聲小芯片之間共享電源軌。為不同的小芯片實(shí)現(xiàn)單獨(dú)的電源域或隔離的電源島。

噪聲隔離和濾波：考慮實(shí)施片上低壓差穩(wěn)壓器，以本地調(diào)節(jié)功率和過濾噪聲。使用適當(dāng)?shù)臑V波技術(shù)來抑制共享電源路徑中的高頻噪聲。

動(dòng)態(tài)電源管理：實(shí)施自適應(yīng)電壓調(diào)節(jié)或動(dòng)態(tài)電壓和頻率調(diào)節(jié)，以實(shí)現(xiàn)節(jié)能運(yùn)行。確保電源狀態(tài)平穩(wěn)轉(zhuǎn)換，以防止瞬態(tài)感應(yīng)電壓下降。

熱感知設(shè)計(jì)：這是小芯片系統(tǒng)的新設(shè)計(jì)意識(shí)，所有工程師和架構(gòu)師都需要注意。共同設(shè)計(jì)熱完整性和電源完整性，以防止局部加熱影響電源性能。優(yōu)化小芯片放置以平衡熱量分配和功率分配。

制造可變性考慮因素：考慮不同小芯片之間的電阻、電容和電感的變化。與 OSAT 和代工廠密切合作，以獲得高質(zhì)量的凸塊、互連、混合鍵合模型。管理小芯片之間的變異差異。

硅驗(yàn)證：執(zhí)行廣泛的制造后驗(yàn)證，以確保保持電源完整性。盡可能包括外部/內(nèi)部探針或單獨(dú)的測試圖案，以便能夠觀察和提取交叉芯片連接、電源布線的特性。在硅啟動(dòng)期間。

「通過在設(shè)計(jì)過程的早期解決這些問題，小芯片架構(gòu)師和設(shè)計(jì)人員可以增強(qiáng)電源完整性并確保多小芯片系統(tǒng)的可靠性能，」他補(bǔ)充道。

結(jié)論

在基于小芯片的設(shè)計(jì)中規(guī)劃功耗相關(guān)效應(yīng)比使用平面 SoC 要困難得多，并且需要在設(shè)計(jì)過程的一開始就進(jìn)行。

「具有單獨(dú)仿真的經(jīng)典方法面臨的問題是，必須對每個(gè)級別的潛在正電容效應(yīng)和穩(wěn)定電容效應(yīng)進(jìn)行良好建模，」Fraunhofer 的 Heinig 說，并指出這需要芯片封裝接口的精確規(guī)范或協(xié)同仿真?！赣捎诜庋b密度較低，因此必須降低每個(gè)芯片的電容百分比，這涉及到非常精確設(shè)計(jì)的電源網(wǎng)格。這在對封裝和芯片中的電網(wǎng)進(jìn)行全面仿真時(shí)效果最佳。

或者換句話說，它需要更廣泛的系統(tǒng)級方法?！感⌒酒脑O(shè)計(jì)不能孤立地完成其集成所需的封裝和 PCB 解決方案類型，」Arm 的 DeLaCruz 說?！缚紤]到這些小芯片系統(tǒng)將趨向于在新興節(jié)點(diǎn)中至少有一個(gè)小芯片，因?yàn)楣β拭芏群陀纱水a(chǎn)生的復(fù)雜性隨著每個(gè)節(jié)點(diǎn)的縮小而增加，這一點(diǎn)尤其正確。小芯片設(shè)計(jì)人員需要考慮甚至測量代表性系統(tǒng)，以便為使用小芯片的其他方充分提供所需的集成指導(dǎo)。