DRAM的范式轉(zhuǎn)變歷程

DRAM 制造技術(shù)進(jìn)入 10nm 世代（不到 20nm 世代）已經(jīng)過去五年了。過去五年，DRAM 技術(shù)和產(chǎn)品格局發(fā)生了巨大變化。因此，本文總結(jié)和更新了 DRAM 的產(chǎn)品、發(fā)展和技術(shù)趨勢(shì)。

DRAM 并不是小型化背后的驅(qū)動(dòng)力

在半導(dǎo)體制造技術(shù)的發(fā)展中，DRAM 在 2000 年之前一直是小型化的推動(dòng)力。他們也被稱為「流程驅(qū)動(dòng)者」。然而，到了 2000 年代，情況開始發(fā)生變化。NAND 閃存（當(dāng)時(shí)的平面存儲(chǔ)器）積極推動(dòng)了制造技術(shù)的小型化。微細(xì)加工的主導(dǎo)地位將被 NAND 閃存取代。

最新的開發(fā)成果（原型芯片）在 ISSCC（每年二月在美國(guó)舊金山舉行）上展示，ISSCC 是半導(dǎo)體研發(fā)界最知名的電路技術(shù)國(guó)際會(huì)議。2009 年至 2011 年，DRAM 的技術(shù)節(jié)點(diǎn)（最小加工尺寸）為 56nm 至 44nm，而 NAND 閃存（平面型）約為其一半，為 32nm 至 21nm。

DRAM 和 NAND 閃存的技術(shù)節(jié)點(diǎn)（僅限平面）。

一直處于小型化前沿的 NAND 閃存在 2015 年左右達(dá)到極限，之后放棄了加工尺寸的小型化，轉(zhuǎn)而采用三維層壓。NAND 閃存的小型化幾乎已經(jīng)停止，從 2010 年代后半段開始，DRAM 將再次推動(dòng)小型化。

在半導(dǎo)體邏輯中，「技術(shù)節(jié)點(diǎn)名稱」與物理尺寸不同

然而，在 2000 年之前，DRAM 正在推動(dòng)整個(gè)半導(dǎo)體（半導(dǎo)體存儲(chǔ)器和半導(dǎo)體邏輯）的小型化，而在 2010 年代末到 2020 年代初，DRAM 推動(dòng)半導(dǎo)體邏輯小型化的進(jìn)程變得緩慢。主要有兩個(gè)原因。

第一個(gè)是半導(dǎo)體邏輯中晶體管的三維化。隨著 MOSFET 從平面結(jié)構(gòu)轉(zhuǎn)變?yōu)槿S FinFET，曾經(jīng)作為小型化指標(biāo)的柵極長(zhǎng)度（或溝道長(zhǎng)度）不再具有任何定義意義。相反，小型化程度主要由標(biāo)準(zhǔn)單元（邏輯單元的最小單位）的柵極節(jié)距和最小布線節(jié)距決定（嚴(yán)格來說是兩者的乘積）。「7nm」、「5nm」等數(shù)值，作為尖端邏輯的「技術(shù)節(jié)點(diǎn)名稱」只是一個(gè)標(biāo)簽，在硅芯片中并不存在。

半導(dǎo)體技術(shù)路線圖 (IRDS) 2017 版。從上方預(yù)測(cè)邏輯、DRAM 和 NAND 閃存的壽命和尺寸?？梢钥吹?，找不到半導(dǎo)體邏輯技術(shù)節(jié)點(diǎn)名稱（紅框）對(duì)應(yīng)的維度。

另一個(gè)問題是半導(dǎo)體邏輯和 DRAM 的器件和工藝技術(shù)已經(jīng)變得截然不同。每一代半導(dǎo)體邏輯制造工藝都逐漸改變了晶體管的基本技術(shù)，有時(shí)甚至是顯著改變。其中包括應(yīng)變硅、HKMG（高介電常數(shù)金屬柵極）、FinFET 和 COAG（有源柵極上的接觸）。對(duì)于多層布線，銅（Cu）布線和低介電常數(shù)層間絕緣膜的開發(fā)和全面采用。

DRAM「技術(shù)節(jié)點(diǎn)名稱」反映實(shí)際物理尺寸

DRAM 的「技術(shù)負(fù)載名稱」與邏輯不同，但更接近其實(shí)際尺寸。DRAM 技術(shù)節(jié)點(diǎn)名稱通常使用符號(hào)而不是具體數(shù)字來表示。技術(shù)節(jié)點(diǎn)用符號(hào)表示，例如 30nm 代的「D3z」和 20nm 代的「D2x」。

D2x 估計(jì)在 28nm 左右，D2y 估計(jì)在 25nm 左右，D2z 估計(jì)在 22nm 左右。雖然各 DRAM 廠商技術(shù)節(jié)點(diǎn)符號(hào)對(duì)應(yīng)的數(shù)值略有差異，但并無大的差異。

主要 DRAM 技術(shù)節(jié)點(diǎn)名稱與設(shè)計(jì)規(guī)則 (D/R) 之間的關(guān)系?？梢钥闯觯饕?DRAM 制造商的

技術(shù)節(jié)點(diǎn)名稱與實(shí)際設(shè)計(jì)規(guī)則之間幾乎沒有差異。來源：TechInsights

技術(shù)節(jié)點(diǎn)名稱對(duì)應(yīng)的維度存在于存儲(chǔ)單元陣列的有源區(qū)域（單元選擇晶體管區(qū)域）。有源區(qū)域規(guī)則排列，排列的一半間距代表技術(shù)節(jié)點(diǎn)名稱。換句話說，在 D1x 代（也稱為 18nm 代或 1Xnm 代）DRAM 硅芯片中，單元晶體管以約 36nm 的間距布置。

根據(jù)半導(dǎo)體芯片分析服務(wù)公司 TechInsights 發(fā)布的預(yù)估，2018 年 12 月，三大 DRAM 公司的 D1x 代（1Xnm 代，半間距）最小尺寸分別為三星電子 18nm、SK 海力士 17.5nm、美光為 17.5nm，技術(shù)為 19nm。幾乎沒有區(qū)別。

DRAM 芯片的基本架構(gòu)

在 DRAM 制造過程中，許多 DRAM 芯片被制造在硅晶圓上。從硅晶圓上切下來的單個(gè) DRAM 芯片被分為存儲(chǔ)單元陣列（通常由偶數(shù)個(gè)子陣列組成）和外圍電路（外圍）區(qū)域。

存儲(chǔ)單元陣列，即 DRAM 的存儲(chǔ)區(qū)域，邏輯上形狀像一個(gè)二維矩陣。由多行和多列組成的矩陣的交集（方格）是一個(gè)存儲(chǔ)單元，行號(hào)和列號(hào)是指定存儲(chǔ)單元（棋盤的方格）的地址。

這里，行號(hào)被稱為「行地址」并且列號(hào)被稱為「列地址」。存儲(chǔ)單元陣列區(qū)域分為「存儲(chǔ)單元」和「核心」。存儲(chǔ)單元是存儲(chǔ)信號(hào)的區(qū)域，由 1 個(gè)晶體管（MOS FET）和 1 個(gè)電容器（單元電容器）組成。核心是從存儲(chǔ)單元陣列中選擇目標(biāo)存儲(chǔ)單元并讀取或?qū)懭霐?shù)據(jù)的電路?！缸志€解碼器」選擇單元晶體管的柵極（字線），「位線解碼器」選擇源極（位線），以及放大用于讀取和讀取的信號(hào)的「讀出放大器（S/A）」。寫入數(shù)據(jù)、各部分的互連（布線）等。

外圍電路（peripheral）由控制電路和輸入輸出電路組成?？刂齐娐犯鶕?jù)從外部輸入的命令和地址來操作 DRAM 內(nèi)部的電路。輸入/輸出電路負(fù)責(zé)輸入（寫入）和輸出（讀取）數(shù)據(jù)。

解釋 DRAM 基本架構(gòu)的圖。來源：三星

左上是硅片照片（實(shí)際直徑估計(jì)為 300 毫米）。左下角是 DRAM 硅芯片的照片。外圍電路、輸入/輸出焊盤和行解碼器位于硅芯片中心的左側(cè)和右側(cè)，列解碼器位于中心的上方和下方，存儲(chǔ)單元陣列（「子陣列」）位于硅芯片的硅芯片中心的上方和下方。剩余的頂部、底部、左側(cè)和右側(cè)（方形部分）。）被布置。該圖的右下角表示存儲(chǔ)單元陣列（子陣列）的基本結(jié)構(gòu)。將一個(gè)存儲(chǔ)單元放置在紅色字線 (WL) 和黃色位線 (BL) 的交叉點(diǎn)處。字線的末端連接到子字線驅(qū)動(dòng)器 (SWD)，并且位線的末端連接到讀出放大器 (S/A)。該圖的右上方顯示了每個(gè)部分與硅芯片面積的比率。存儲(chǔ)單元占 50%-55%，核心（解碼器、驅(qū)動(dòng)器、讀出放大器、互連）占 25%-30%，外圍設(shè)備（控制電路和輸入/輸出電路）占 20% 左右。

通過在電容器中存儲(chǔ)電荷來存儲(chǔ)邏輯值

一個(gè) DRAM 存儲(chǔ)單元由一個(gè)晶體管（縮寫為「T」）和一個(gè)電容器（縮寫為「C」）組成。它在半導(dǎo)體存儲(chǔ)器技術(shù)界通常被稱為「1T1C 單元」。晶體管充當(dāng)選擇開關(guān)。也稱為「選擇晶體管」。在讀或?qū)懖僮髦?，位于由字線譯碼器和位線譯碼器選擇的字線和位線交叉處的「選擇晶體管」被導(dǎo)通。

存儲(chǔ)單元電容器（功能與電子元件的電容器相同）存儲(chǔ)信號(hào)電荷。也稱為「單元電容器」。如果電容器存儲(chǔ)一定量的電荷，則存儲(chǔ)單元的邏輯值為「高」（或 1）。相反，如果僅存儲(chǔ)少于一定量的電荷，則存儲(chǔ)單元的邏輯值將為「低 (或 0)」。

DRAM 存儲(chǔ)單元電路的示例（左）和使用電子顯微鏡觀察到的存儲(chǔ)單元的截面圖像（右）。

在左邊的電路圖中，選擇晶體管（通常是 n 溝道 MOSFET）的柵極是字線（紅色：WL），源極是位線（黃色：WL）。選擇晶體管的漏極通過單元電容器連接到板電極。在右側(cè)的截面觀察圖中，紅色標(biāo)記為「WL」的部分是選擇晶體管（字線）的柵極，BLC 是位線觸點(diǎn)，SNC 是存儲(chǔ)節(jié)點(diǎn)觸點(diǎn)。SNC 上方連接有一個(gè)電容器（圖中的「Cap」）。SNC 字母左側(cè)的黃色字母「BL」表示位線。

DRAM 存儲(chǔ)單元的基本操作和刷新

當(dāng)向 DRAM 寫入數(shù)據(jù)時(shí)，解碼器打開指定地址處的選擇晶體管，輸入緩沖器接收外部數(shù)據(jù)，然后通過讀出放大器將其轉(zhuǎn)換為電流，對(duì)單元電容器進(jìn)行充電。

充電后，隨著時(shí)間的推移，由于電容器放電，寫入的數(shù)據(jù)（電荷）會(huì)丟失。因此，有必要定期重寫數(shù)據(jù)。該操作稱為「刷新」。2000 年之前，DRAM 由外部?jī)?nèi)存控制器在適當(dāng)?shù)臅r(shí)間刷新。最近，很多產(chǎn)品內(nèi)部都實(shí)現(xiàn)了自動(dòng)刷新操作。

讀取數(shù)據(jù)時(shí)，選擇晶體管導(dǎo)通，單元電容器中的電荷作為電流通過位線。位線電流被讀出放大器 (S/A) 放大為電壓。電壓信號(hào)通過輸出緩沖器發(fā)送到外部。

在讀取操作期間要記住的一件事是，單元電容器上的電荷會(huì)因讀取操作而丟失。因此，讀出放大器立即恢復(fù) (新寫入) 讀取的數(shù)據(jù)。

2000 年代，DRAM 存儲(chǔ)容量擴(kuò)張步伐迅速放緩

2000 年之前，DRAM 存儲(chǔ)容量迅速擴(kuò)張，尤其是在 20 世紀(jì) 70 年代和 80 年代。半導(dǎo)體存儲(chǔ)器行業(yè)稱之為「三年翻兩番」，三年內(nèi)將存儲(chǔ)容量提高四倍的下一代 DRAM 商業(yè)化已成為半標(biāo)準(zhǔn)做法。盡管主流用戶已經(jīng)從大型機(jī)（1970 年代）到工作站（1980 年代）再到個(gè)人電腦（PC）（1990 年代），但情況依然如故：他們期望 DRAM 制造商在三年內(nèi)將開發(fā)速度翻兩番。

這里我們將從國(guó)際會(huì)議 ISSCC（每年 2 月舉行）上介紹的硅芯片概述開始，了解 DRAM 的發(fā)展?fàn)顩r。首先是最大存儲(chǔ)容量。20 世紀(jì) 90 年代前半期，產(chǎn)能增長(zhǎng)速度遠(yuǎn)遠(yuǎn)超過「3 年 4 倍（1 年 1.59 倍）」。它從 1990 年的 16Mbit 迅速擴(kuò)展到 1995 年的 1Gbit。「5 年 64 次（1 年 2.3 次）」是一個(gè)令人難以置信的快節(jié)奏。

然而，1995 年后，存儲(chǔ)容量擴(kuò)張的步伐突然放緩。直到 1999 年，最大容量仍保持在 1Gbit。之后在 256Mbit、512Mbit、1Gbit、2Gbit、4Gbit 之間來回切換。向下一代 4Gbit 的過渡是緩慢的。隨著 2014 年和 2016 年 8Gbit 硅芯片的發(fā)布，我們現(xiàn)在可以清楚地說，容量的增加比 1Gbit 一代已經(jīng)進(jìn)步了約 1.5 代。事實(shí)上，產(chǎn)能繼續(xù)以 DRAM 發(fā)展史上從未見過的速度擴(kuò)張，20 年內(nèi)增長(zhǎng)了 8 倍（1 年內(nèi)增長(zhǎng)了 1.11 倍）。

DRAM 最大存儲(chǔ)容量（每個(gè)硅芯片）的變化（1990-2014 年）。可以看出，從 1996 年到 2012 年，增產(chǎn)并沒有太大進(jìn)展（每年擴(kuò)張 1.11 倍）。

DRAM 開發(fā)的范式轉(zhuǎn)變

從 20 世紀(jì) 90 年代末到 2010 年代初的 20 年間，DRAM 的發(fā)展發(fā)生了什么？總的來說，可以說開發(fā)方向發(fā)生了很大變化。DRAM 開發(fā)的方向從大容量，走向高速化。

DRAM 數(shù)據(jù)傳輸速度的推移。

為了高速化，在動(dòng)作定時(shí)控制中采用時(shí)鐘同步式。最初，為了與傳統(tǒng)的 DRAM（無時(shí)鐘異步式 DRAM）區(qū)別，被稱為同步 DRAM（SDRAM）?，F(xiàn)在，如果簡(jiǎn)單地記述 DRAM，則意味著同步式（或者不知道是同步式還是異步式）。嚴(yán)格來說，DDR、LPDDR、GDDR 等 DRAM 的表述為「SDRAM」是正確的，在產(chǎn)品目錄和學(xué)會(huì)論文等中也有「SDRAM」的表述。

SDRAM 的下一代標(biāo)準(zhǔn)規(guī)格是出于高速化的強(qiáng)烈意識(shí)而制定的。最初的 SDRAM 以與時(shí)鐘相同的速度輸入輸出數(shù)據(jù)。此時(shí)的時(shí)鐘頻率為 133MHz.SDRAM 的下一代產(chǎn)品成為能夠以時(shí)鐘速度的 2 倍輸入輸出數(shù)據(jù)的規(guī)格。這就是所謂的「雙數(shù)據(jù)速率（DDR）SDRAM」。時(shí)鐘頻率提高到 200MHz，數(shù)據(jù)的輸入輸出速度是時(shí)鐘的 2 倍，即 400MT/s/輸入輸出引腳（這里 T（transfer）是傳輸次數(shù)的意思）。一次傳輸中發(fā)送接收 1 比特等于 bit/秒）。

DDR 系列的 SDRAM 之后，每代數(shù)據(jù)的輸入輸出速度都會(huì)提高一倍。在國(guó)際學(xué)會(huì) ISSCC 上發(fā)表的 DDR 類 SDRAM 的數(shù)據(jù)傳輸速度在 2003 年至 2012 年的 9 年間提高了 4.4 倍。

圖形 DRAM 也采用 DDR，積極推進(jìn)高速化。這就是「GDDR（圖形 DDR）SGRAM（同步圖形 RAM）」。GDDR 類 SGRAM 的高速化正在迅速推進(jìn)。在國(guó)際學(xué)會(huì) ISSCC 上發(fā)表的 GDDR 系 SGRAM 的數(shù)據(jù)傳輸速度在 2004 年至 2010 年的 6 年間增加了 4.4 倍。年增長(zhǎng)率為 1.28 倍。

隨著移動(dòng)電話終端和智能手機(jī)等的普及，開發(fā)了低功耗版 SDRAM。最初被稱為「移動(dòng) DRAM」，但后來以「LP（Low Power）DDR SDRAM」的名稱進(jìn)行開發(fā)和標(biāo)準(zhǔn)化。2009 年，國(guó)際學(xué)會(huì) ISSCC 首次公開了 LPDDR 系的試制硅芯片。由海力士半導(dǎo)體（Hynix Semiconductor）開發(fā)的 1Gbit 芯片，數(shù)據(jù)傳輸速度為 1.066Gbps/pin。到 2012 年，LPDDR 系統(tǒng)的數(shù)據(jù)傳輸速度提高了 1.5 倍（年速率為 1.14 倍）。

DRAM 開發(fā)動(dòng)向的范式轉(zhuǎn)變

通過引入時(shí)鐘同步式設(shè)計(jì)來實(shí)現(xiàn)高速化、不同用途的產(chǎn)品開發(fā)，以及考慮不同領(lǐng)域的安裝形態(tài)（封裝和模塊）的標(biāo)準(zhǔn)規(guī)格的制定等是 2000 年代以后的 DRAM 開發(fā)策略。大容量化的主要部分將由 NAND 閃存承擔(dān)。2005 年，根據(jù) ISSCC，NAND 閃存的存儲(chǔ)密度超過了 DRAM 的存儲(chǔ)密度?？梢哉f，這是「大容量為 NAND 閃存，高速為 DRAM」的角色分擔(dān)越來越強(qiáng)的時(shí)代。