被壟斷的NAND閃存技術(shù)

隨著密度和成本的飛速進(jìn)步，數(shù)字邏輯和 DRAM 的摩爾定律幾乎要失效。但是在 NAND 閃存領(lǐng)域并非如此，與半導(dǎo)體行業(yè)的其他產(chǎn)品不同，NAND 的成本逐年大幅下降。這是因?yàn)?NAND 不再依賴光刻來圖案化更小的單元。相反，NAND 依賴于不同的架構(gòu)，也就是 3D NAND，該架構(gòu)于 2013 年首次商業(yè)化。

此后，NAND 制造商通過添加越來越多的存儲(chǔ)單元層來改善 NAND 的密度和成本結(jié)構(gòu)。行業(yè)焦點(diǎn)從光刻轉(zhuǎn)移到了沉積和蝕刻處理步驟。因此，自從 3D NAND 推出以來，密度每年以非常穩(wěn)定的速度提高 30%。

自從推出 3D NAND 以來，密度的增加使得每比特 NAND 成本每年下降約 21%，盡管未來可能會(huì)遇到一些挑戰(zhàn)，但規(guī)模擴(kuò)展預(yù)計(jì)將繼續(xù)下去。美光認(rèn)為，NAND 每比特成本可以繼續(xù)以每年百分之十幾到百分之十的速度下降，而 DRAM 則更難擴(kuò)展，目標(biāo)只是每年降低個(gè)位數(shù)百分比的成本。

最終結(jié)果是，盡管從 2018 年到 2022 年每年 NAND 晶圓廠的設(shè)備采購總額約為 150 億美元，但 NAND 總產(chǎn)能每年持續(xù)增長超過 30%。這主要是由于制造效率的提高。但是，如果將新設(shè)備創(chuàng)新推向市場，那么繼續(xù)增加產(chǎn)能需要相應(yīng)增加的資本支出（資本支出強(qiáng)度）。由于當(dāng)前半導(dǎo)體市場比較低迷，目前市場上 NAND 大量供過于求，因此大型資本支出項(xiàng)目被推遲。

NAND 中這些大規(guī)模成本改進(jìn)的主要原因是晶圓廠可以在工藝步驟數(shù)沒有大規(guī)模相應(yīng)增加的情況下增加密度。3D NAND 中最關(guān)鍵的步驟是薄膜沉積和高縱橫比蝕刻。

NAND 的一種過于簡化的制造工藝是交替沉積薄膜，然后進(jìn)行一些不同的蝕刻，穿過堆棧并將單元分開/連接到外部。Lam Research 是許多此類工藝步驟的領(lǐng)導(dǎo)者，其中最關(guān)鍵的是高縱橫比蝕刻。

NAND 擴(kuò)展的 4 條途徑

有 4 種主要途徑可以擴(kuò)展 NAND 閃存每片的存儲(chǔ)容量。

1. 邏輯縮放 – 每個(gè)單元存儲(chǔ)的位數(shù)。這需要每個(gè)單元存儲(chǔ) 2^n 個(gè)電壓電平。

2. 垂直縮放 – 垂直堆疊的 NAND 單元數(shù)量。

3. 橫向縮放 – 可以適合 2D 向量的單元的大小/數(shù)量。

4. 架構(gòu)擴(kuò)展——增加密度并減少單元/外圍設(shè)備開銷的各種技術(shù)。

一種方法是邏輯縮放，即每個(gè)物理存儲(chǔ)單元存儲(chǔ)更多位。每個(gè)單元存儲(chǔ)的每個(gè)附加位都需要使單元必須保持的可辨別電壓狀態(tài)的數(shù)量加倍。IE：每單元 1 位 (SLC) 2 個(gè)電壓電平、每單元 2 位 (MLC) 4 個(gè)電壓電平、每單元 3 位 (TLC) 8 個(gè)電壓電平、每單元 4 位 16 個(gè)電壓電平 (QLC)，每單元 5 位 (PLC) 的 32 個(gè)電壓電平。

理想情況下，這可以通過增加存儲(chǔ)位數(shù)而不增加存儲(chǔ)單元的物理數(shù)量來實(shí)現(xiàn)「自由」縮放。每單元 4 位 QLC 于 2018 年問世，SK 海力士從英特爾收購的 Solidigm 團(tuán)隊(duì)一直在談?wù)撁繂卧?5 位 PLC、浮柵 NAND。Kioxia 的研究人員甚至于 2021 年在低溫條件下展示了每個(gè)單元 7 位。

然而，邏輯縮放的主要缺點(diǎn)是減少了每個(gè)存儲(chǔ)狀態(tài)的電子數(shù)量。增加每個(gè)單元的電壓狀態(tài)數(shù)量意味著劃分每個(gè)存儲(chǔ)單元的電子存儲(chǔ)容量。每個(gè)狀態(tài)的電子較少會(huì)增加可變性并破壞可靠性。2D NAND 已經(jīng)通過 TLC 技術(shù)達(dá)到了這一極限，而 3D NAND 也正在快速接近類似的極限。展望未來，這標(biāo)志著邏輯擴(kuò)展的結(jié)束。

制造商發(fā)現(xiàn)，制造更小的單元（橫向+垂直），每個(gè)單元容納的電子更少，使得每個(gè)單元更高的位數(shù)是站不住腳的。例如，Solidigm 的 192 層 PLC 就失敗了，并且由于成本結(jié)構(gòu)較差而無法大批量生產(chǎn)。

與 TLC 相比，三星 236 層以上的 V9 代 3D NAND 的 QLC 代際擴(kuò)展也較差。在 V7 代中，QLC 的密度比 TLC 高 40%。對(duì)于 V9，QLC 的密度僅比 QLC 高 20%。這是因?yàn)?QLC 存儲(chǔ)單元無法像 TLC 單元那樣縮小那么多。因此，美光和 SK 海力士相信 TLC（每單元 3 位）NAND 將是最具成本效益的長期解決方案。

然后是垂直擴(kuò)展，這是過去十年中密度增加的主要途徑。目前的高縱橫比 (HAR) 蝕刻深度限制為 6 至 7 微米，每個(gè)單元的最小厚度約為 40 納米。到目前為止，制造商只能實(shí)現(xiàn)多達(dá) 128 個(gè)字線層堆棧（每個(gè)約 50 納米）。超越這一點(diǎn)需要將多個(gè) decks 單獨(dú)蝕刻并組合在另一個(gè)之上。Solidigm 的 192 層設(shè)計(jì)使用四個(gè) 48 層 decks，而海力士的最新 238 層一代使用兩個(gè) decks，每個(gè) decks 有 119 個(gè)活動(dòng)字線。

理想情況下，deck 越少越好，因?yàn)樾枰貜?fù)的制造步驟更少，堆疊 decks 時(shí)出現(xiàn)對(duì)齊錯(cuò)誤的風(fēng)險(xiǎn)也更低。否則，垂直縮放的唯一其他方法是減少每個(gè)存儲(chǔ)單元和字線的 Z 厚度，或者增加 HAR 蝕刻深度，我們將在下面詳細(xì)介紹。這就是東京電子可以從 Lam Research 手中奪走大量業(yè)務(wù)的原因。我們稍后描述的沉積變化可能同樣具有影響力。

然后我們?cè)?X 和 Y 方向上進(jìn)行傳統(tǒng)的橫向縮放。這可以通過增加存儲(chǔ)器通道孔的密度或通過減少狹縫和存儲(chǔ)器塊細(xì)分的面積開銷來完成。前者已經(jīng)被淘汰，因?yàn)榭撞荒茏兊酶?，需要將所有層安裝在側(cè)壁上以形成電荷陷阱單元。目前，孔之間的間距也盡可能緊密。

對(duì)于后者，美光和 WDC/Kioxia 正在增加狹縫之間的通道孔數(shù)量，減少狹縫總數(shù)，從而實(shí)現(xiàn)更好的孔面積利用率。這意味著他們的柵極替換工藝必須水平深入各層，以正確去除所有 SiN 殘留物并干凈地進(jìn)行后續(xù)的 W 填充。

自 64 層一代以來，行業(yè)標(biāo)準(zhǔn)一直是狹縫之間有 9 個(gè)支柱。美光 232 層已達(dá)到狹縫之間的 19 個(gè)柱，而 WDC/Kioxia BiCS6 162 層已達(dá)到狹縫之間的 24 個(gè)柱，盡管我們尚未發(fā)現(xiàn)這種情況在市場上廣泛普及。他們的 218 層 BiCS8 更進(jìn)一步，不再需要一排虛擬孔來分隔子塊。

雖然與垂直縮放相比，這些橫向縮放技術(shù)帶來的密度增益較小，但它確實(shí)可以在不增加 WFE 強(qiáng)度的情況下實(shí)現(xiàn)線性成本降低。除此之外，還可以通過使用交錯(cuò)樓梯設(shè)計(jì)來減少陣列兩側(cè)樓梯的開銷面積，從而實(shí)現(xiàn)橫向縮放。然而，這是以增加布線密度和字線連接區(qū)域的復(fù)雜性為代價(jià)的。

最后，還有架構(gòu)縮放，重點(diǎn)關(guān)注 CMOS 邏輯外圍電路的放置位置。設(shè)計(jì)從簡單的 CMOS Next to Array，到最近的 CMOS Under Array，通過在 NAND 堆棧下方構(gòu)建電路來節(jié)省芯片面積。然而，由于 NAND 陣列處理步驟的嚴(yán)酷性，CMOS 邏輯處理技術(shù)存在局限性。CMOS 鍵合陣列 (CBA) 通過在單獨(dú)的晶圓上制造邏輯，然后通過混合鍵合將邏輯鍵合到存儲(chǔ)器陣列晶圓上來解決此問題。

這使得更先進(jìn)的邏輯和更高的布線密度能夠?qū)崿F(xiàn)階梯和子塊劃分的進(jìn)一步橫向擴(kuò)展。由于邏輯和存儲(chǔ)器是并行制造的，因此可以通過降低設(shè)計(jì)/工藝復(fù)雜性和周期時(shí)間來抵消粘合多個(gè)晶圓所增加的成本。長江存儲(chǔ)憑借其 64 層 Xtacking 1.0 和令人驚嘆的 1.0 微米間距混合鍵合處于領(lǐng)先地位。WDC/鎧俠 BiCS8 218 層也將采用混合鍵合工藝，其他制造商也將效仿。

大多數(shù)擴(kuò)展途徑幾乎已經(jīng)被利用。垂直擴(kuò)展一直是擴(kuò)展的主要方式，但即便如此，當(dāng)前的制造設(shè)備也開始采用這種方式。

3D NAND 結(jié)構(gòu)和制造流程

一開始將氧化物和氮化物薄膜的交替層沉積到基礎(chǔ)晶片上。每層厚度在 20 至 30 nm 之間。每個(gè)堆疊的理論極限可以超過 250 層高，接近 7 微米高。然后添加厚硬掩模，為高縱橫比 (HAR) 溝道孔蝕刻做好準(zhǔn)備。這種反應(yīng)離子蝕刻工藝可挖出一系列深度為寬度 70 倍的孔。通道孔的圓度和整個(gè)孔深度的均勻性對(duì)于減少存儲(chǔ)單元性能的變異性至關(guān)重要。對(duì)于具有多個(gè) decks 的設(shè)計(jì)重復(fù)這些步驟，然后將這些 decks 堆疊在一起。由此，溝道孔被多層填充以形成電荷陷阱單元，每一層沉積在側(cè)壁上使孔逐漸變窄。

接下來是金屬替代柵極工藝。穿過所有層蝕刻狹縫以形成暴露堆疊側(cè)面的溝槽。這樣可以進(jìn)行氮化物層的折返以及隨后通過 ALD 和鎢字線填充完成的勢壘沉積。在陣列的側(cè)面蝕刻出階梯，以使字線層暴露于垂直接觸。

最后，位線和金屬互連形成在上面并與制造的 CMOS 電路連接，其中包括字線驅(qū)動(dòng)器和用于 NAND 接口的其他外圍電路。由此我們可以看出，3D NAND 高度依賴于 HAR 蝕刻和沉積能力來擴(kuò)展密度和性能。

如前所述，主要限制是在制造過程中蝕刻通道孔。這就是為什么每 GB 的原始處理時(shí)間（以及處理成本）的擴(kuò)展預(yù)計(jì)會(huì)比我們觀察到的歷史趨勢放緩。

NAND 市場最新動(dòng)態(tài)

NAND 持續(xù)疲軟，產(chǎn)能嚴(yán)重過剩。由于供應(yīng)過剩，目前行業(yè)晶圓開工率在 60% 左右。庫存情況也十分巨大。這是自 1997 年以來最嚴(yán)重的供需失配。

現(xiàn)在，NAND 主要廠商都在降低利用率，試圖減少庫存，讓市場恢復(fù)平衡。然而，技術(shù)轉(zhuǎn)型仍需要一些投資。最大的 NAND 生產(chǎn)商（市場份額 34%）三星在 NAND 工藝方面落后。當(dāng)前一代仍然主要是 128 層，176 層 NAND 仍然只占很小的一部分

這遠(yuǎn)遠(yuǎn)落后于 SK 海力士和美光，后者的技術(shù)節(jié)點(diǎn)超過 200 層。三星今年正試圖投入資金將其大部分產(chǎn)能轉(zhuǎn)變?yōu)?236 層。他們實(shí)際上在大部分生產(chǎn)中跳過了一個(gè)節(jié)點(diǎn)。雖然他們對(duì)技術(shù)轉(zhuǎn)型的投資將提振今年的 NAND WFE，但這只會(huì)推遲復(fù)蘇。一旦技術(shù)轉(zhuǎn)型完成，他們將再向市場推出 70% 以上的比特。三星想要強(qiáng)制整合，這是從公司最高層向下推動(dòng)的策略。

與 2023 年相比，2024 年 NAND 資本支出將更為精簡。預(yù)計(jì)到 2025 年，由于巨大的庫存和低利用率提供緩沖，NAND 供需恢復(fù)平衡，NAND 資本支出才會(huì)強(qiáng)勁復(fù)蘇。長期的需求將繼續(xù)增長，行業(yè)最終需要投資來滿足這一需求。