保護(hù)環(huán)對雙向可控硅靜電防護(hù)器件電容特性 的影響*

摘要：本文研究了P型保護(hù)環(huán)對雙向可控硅（DDSCR）靜電防護(hù)器件寄生電容的影響。在低壓工藝下制備了不帶保護(hù)環(huán)的低壓雙向可控硅（LVDDSCR）和帶保護(hù)環(huán)的低壓雙向可控硅（LVDDSCR_GR）器件，在高壓工藝下制備了不帶保護(hù)環(huán)的高壓雙向可控硅（HVDDSCR）和帶保護(hù)環(huán)的高壓雙向可控硅（HVDDSCR_ GR）器件。利用B1505A功率器件分析儀測試并討論了器件的電容特性，同時利用傳輸線脈沖（TLP）測試儀分析了它們的靜電性能。結(jié)果表明，保護(hù)環(huán)的增加對器件靜電防護(hù)能力無較大影響，但在1?MHz的頻率下，LVDDSCR_GR的寄生電容由LVDDSCR的1?135?fF增加到1?463?fF，HVDDSCR_GR的寄生電容由HVDDSCR的 810?fF增加到1?740?fF，其根本原因是由于保護(hù)環(huán)引入了N型隔離環(huán)與P型外延層之間的寄生電容。

關(guān)鍵詞：雙向可控硅；保護(hù)環(huán)；寄生電容；傳輸線脈沖測試系統(tǒng)

*基金項(xiàng)目：湖南省教育廳優(yōu)秀青年基金項(xiàng)目，項(xiàng)目編號：19B557；湖南省研究生科研創(chuàng)新項(xiàng)目，項(xiàng)目編號：QL20210141 

靜電釋放（electro-static discharge, ESD）是集成電路（IC）的主要可靠性問題之一 ^[1]，因此 IC 片上需放置靜電防護(hù)器件，其端口的常規(guī)靜電防護(hù)網(wǎng)絡(luò)如圖 1 所示。靜電防護(hù)器件的設(shè)計(jì)首先應(yīng)滿足 ESD 窗口要求， 此外，ESD 防護(hù)器件的寄生電容（ C_ESD ）應(yīng)盡可能小，避免器件寄生電容過大影響被保護(hù)電路的工作速度 ^[2]。特別地，傳送高頻信號的 IC 端口對 ESD 器件電容更加敏感 ^[3]。常規(guī)靜電防護(hù)器件有二極管、三極管、金屬氧化物場效應(yīng)晶體管和可控硅整流器件（silicon controlled rectifier, SCR），其中 SCR 擁有最佳的單位面積靜電泄放能力，可為 IC 提供高水平的靜電防護(hù) ^[4]。為了保護(hù)信號電平高于和低于地的 IC 引腳，文獻(xiàn) [5][6] 提出了雙向可控硅（dual-direction SCR，DDSCR）靜電防護(hù)器件，以滿足正向和反向 ESD 防護(hù)需求。在與內(nèi)核電路集成時 DDSCR 器件外圍需增加保護(hù)環(huán)，以實(shí)現(xiàn)器件與電路隔離，對于防止少數(shù)載流子遷移對電路造成的干擾和損壞至關(guān)重要，并且也是防止閂鎖的常用方式 ^[7]。本文的主要工作是分析討論保護(hù)環(huán)對 DDSCR 器件電容特性的影響，在高低壓工藝下分別制備了帶保護(hù)環(huán)和不帶保護(hù)環(huán)的 DDSCR 器件，測試并分析了器件寄生電容差異的 根本原因。目前基本沒有文獻(xiàn)對 DDSCR 的電容模型開展研究，本文工作對于低容靜電保護(hù)器件設(shè)計(jì)具有一定的指導(dǎo)意義。

1 低壓DDSCR器件結(jié)構(gòu)

圖 2 為常規(guī)低壓 DDSCR 器件剖面圖，器件內(nèi)部不同摻雜類型層次之間的結(jié)電容以及它們的拓?fù)溥B接關(guān)系一并展示于圖中。LVDDSCR 器件使用的層次有 N 注入 （ND）、P 注入（PD）、P 阱（SDPW）、N 阱（SDNW）、 深 N 阱（DNWELL）、P 外延層（P-EPI）和 N 型埋層 （NBL）。器件采用指狀版圖畫法，為 216 μm×89 μm 和 232 μm×105 μm，使用 0.18-μm BCD 工藝制造。

LVDDSCR 器件的等效電容包括 C1-C8，其中 ND 與 SDPW 之間形成的結(jié)電容為 C1 和 C4；器件中間用來隔離的復(fù)合層次 SDNW/DNWELL 與 P-EPI 之間形 成的結(jié)電容為 C2 和 C3；P-EPI 與 NBL 之間形成的結(jié)電容為 C5 和 C6；左右兩側(cè)的隔離 DNWELL 與 P-EPI 之間的結(jié)電容為 C7 和 C8。根據(jù)器件的剖面圖分析，得到 LVDDSCR 器件的等效電容網(wǎng)絡(luò)如圖 3 所示，結(jié)電容 C1 和 C4 短路，不參與電容網(wǎng)絡(luò)搭建。

圖 4 為 LVDDSCR_GR 器件剖面圖，LVDDSCR_ GR 在 LVDDSCR 的外周增加了一圈 P 型保護(hù)環(huán)，該保護(hù)環(huán)由 P+ 注入以及包裹它的 P 阱（SDPW）構(gòu)成。

保護(hù)環(huán)的加入，使得器件增加了 DNWELL 與 P-EPI 之間的結(jié)電容 C9、C10，以及 P-EPI 與 NBL 間的結(jié)電容 C11，因此，器件 LVDDSCR_GR 的等效電容網(wǎng)絡(luò)變?yōu)閳D 5 所示。與 Anode 連接的結(jié)電容沒有變化，但是結(jié)電容 C9、C10、C11 的加入使得連接到 Cathode 的電容值增大，因而使得整個器件寄生電容增大。

2 低壓DDSCR器件測試與分析

傳輸線脈沖（TLP）測試系統(tǒng)可獲得準(zhǔn)靜態(tài)的 I-V 特性曲線，是表征器件靜電性能的重要手段之一。該測試系統(tǒng)提供的脈沖信號為 10 ns 上升時間和 100 ns 脈沖 寬度，可得到等效的 HBM 靜電防護(hù)等級。LVDDSCR 和 LVDDSCR_GR 器件的 TLP 測試結(jié)果如圖 6 所示，器件的關(guān)鍵靜電性能參數(shù)列于表 1。

Keysight 公司的 B1505A 功率器件分析儀可測試器件 C-V 特性。采用該設(shè)備測試獲得的 LVDDSCR、LVDDSCR_GR 器件在 1 MHz 和 5 MHz 頻率下的 C-V 特性曲線如圖 7 所示。隨著電壓的增加，器件的寄生電容呈下降趨勢，同一個器件在 5 MHz 頻率下的電容值高于 1 MHz 頻率下的電容值。器件 LVDDSCR 在增加了保護(hù)環(huán)后，在 1 MHz 的頻率下測試發(fā)現(xiàn)， LVDDSCR 與 LVDDSCR_GR 器件的寄生電容有較大差別。在零偏壓條件下，1 MHz 的頻率下電容值由原來的 1 135 fF 增加到 1 463 fF，5 MHz 的 頻率下電容值由原來的 1 237 fF 增加到 1 658 fF。

為了評定 ESD 器件的寄生電容和泄放靜電能力，引入品質(zhì)因子（feature of merit，F(xiàn)OM）來表征 ESD 器件的綜合性能：

通過計(jì)算得到在1 MHz下LVDDSCR與LVDDSCR_ GR 的正向 FOM 值分別為 15.6 和 15.5，反向 FOM 值分別為14.5和12.2，說明LVDDSCR器件綜合能力最佳。

3 高壓DDSCR器件結(jié)構(gòu) 

高壓工藝下雙向可控硅帶保護(hù)環(huán)和不帶保護(hù)環(huán)的靜電保護(hù)器件剖面圖分別如圖 8 和 9 所示。HVDDSCR 與 LVDDSCR 器件結(jié)構(gòu)相似，但是由于工藝發(fā)生變化，額外增加了高壓 N 阱（HVNWELL）層次，同時為了調(diào)節(jié)器件的觸發(fā)電壓，觸發(fā)面增加了 NDT 層次，SDPW 與 SDNW 之間的距離也增加。兩個高壓器件的寄生電容網(wǎng)絡(luò)與 LVDDSCR 和 LVDDSCR_GR 器件相同，已在剖面圖上標(biāo)識，因此不再單獨(dú)作圖。器件 HVDDSCR 和 HVDDSCR_GR 均為多指結(jié)構(gòu)，采用指狀版圖畫法，為 221 μm×95 μm 和 237 μm×111 μm，使用 0.18-μm BCD 工藝制造。

4 高壓DDSCR器件測試與分析

利用 TLP 系統(tǒng)測試得到 HVDDSCR 和 HVDDSCR_ GR 器件的 ESD 特性。在高壓工藝下，由于 ESD 設(shè)計(jì)窗口的不同，器件的部分尺寸與層次進(jìn)行了調(diào)整，因此器件的 ESD 特性相應(yīng)發(fā)生了變化。

器件 HVDDSCR 和 HVDDSCR_GR 的觸發(fā)電壓都在 72 V 左右，HVDDSCR 的維持電壓比 HVDDSCR_GR 的稍高一些，但都在 23 V 左右。器件 HVDDSCR 的正反 向失效電流分別為 2.23 A 和 4.51 A，器件 HVDDSCR_ GR 的正反向失效電流都在 3.5 A 以上，綜合來看器件 HVDDSCR_GR 的魯棒性更強(qiáng)。同樣，高壓器件版圖布局也采用指狀畫法，亦存在正反向失效電流不對稱現(xiàn)象。

電容測試結(jié)果如圖 11 所示，高壓工藝下不帶保護(hù)環(huán)的 DDSCR 器件等效電容在 1 000 fF 以下。在 1 MHz 頻率下零偏壓時 HVDDSCR 的寄生電容為 810 fF， HVDDSCR_GR 電容為 1 740 fF。 在 5 MHz 頻率下 HVDDSCR_GR 的電容值由 HVDDSCR 的 922 fF 增加 到 1 922 fF。通過計(jì)算得到在 1 MHz 下 HVDDSCR 與 HVDDSCR_GR 的正向 FOM 值分別為 19.7 和 10.6，反向 FOM 值分別為 39.8 和 11.7，驗(yàn)證了 HVDDSCR_GR 器件的綜合能力最佳，與低壓工藝分析一致。

5 結(jié)語

論文分別在高低壓工藝下制備了帶保護(hù)環(huán)和不帶保護(hù)環(huán)的 DDSCR 器件，TLP 測試結(jié)果表明，P 型保護(hù)環(huán)對器件的觸發(fā)點(diǎn)、維持點(diǎn)以及魯棒性影響不大，并未帶來較大變化，原因是 DDSCR 器件泄放電流的主要路徑存在于器件內(nèi)部，P 型保護(hù)環(huán)不會影響器件的泄放靜電能力。而 C-V 測試結(jié)果發(fā)現(xiàn)，P 型保護(hù)環(huán)會引入新的結(jié)電容，使得 DDSCR 器件的寄生電容網(wǎng)絡(luò)發(fā)生變化，從而增大 DDSCR 器件的寄生電容。

參考文獻(xiàn):

[1] VOLDMAN S H.ESD: RF technology and circuits[M].John Wiley & Sons.2008.

[2] Li J, et al.Capacitance investigation of diodes and SCRs for ESD protection of high frequency circuits in sub100nm bulk CMOS technologies[C]. 2007 29th Electrical Overstress/ Electrostatic Discharge Symposium (EOS/ ESD),2007(4A):2-7.

[3] CHUN J, MURMANN B.Analysis and measurement of signal distortion due to ESD protection circuits[J].IEEE Solid-State Circuits, 2006,41(10): 2354-2358.

[4] KIM M D, HSU K C. Overview of on-chip electrostatic discharge protection design with SCR-based devices in CMOS integrated circuits[J].IEEE Transactions on Device and Materials Reliability. 2005(5):235-249.

[5] WANG A Z,TSAY C H,SHAN Q W.A novel dualdirection IC ESD protection device[R]. Proceedings of the 1999 7th International Symposium on the Physical and Failure Analysis of Integrated Circuits(Cat.No.99TH8394).1999:151-155.

[6] WANG A Z H,TSAY C H.On a dual-polarity on-chip electrostatic discharge protection structure[J]. IEEE Transactions on Electron Devices, 2001,48(5):978-984.

[7] CHEN S L, CHIU Y H,JHOU Y H,et al.ESD-Reliability enhancement in a high-voltage 60 V square-type PLDMOS by the guard-ring engineering[C].2018 Asia-Pacific Microwave Conference(APMC).2018:785-787.

（注：本文轉(zhuǎn)自《電子產(chǎn)品世界》雜志2022年6月期）