磁隔離柵驅(qū)動的電流雙極調(diào)制和數(shù)字濾波解調(diào)技術(shù)研究

0   引言

基于片上變壓器的隔離式柵極驅(qū)動器已有廣泛研究。然而，由于變壓器線圈的驅(qū)動問題，難以同時實現(xiàn)磁隔離柵驅(qū)動的低功耗和高共模噪聲抑制能力（CMR），也限制了傳輸延遲的進一步優(yōu)化。圖1 為磁隔離柵極驅(qū)動器的結(jié)構(gòu)框圖，其中PWM 信號經(jīng)過調(diào)制后由初級驅(qū)動模塊（Drv）驅(qū)動變壓器初級線圈，并在次級線圈上感應(yīng)出待解調(diào)信號V2。一種差分結(jié)構(gòu)的片上變壓器模型見圖2，由于在集成中工藝和尺寸的限制，其通帶頻率的低頻點一般需達(dá)到100 MHz，因此在工作頻帶內(nèi)變壓器的增益難以超過-3 dB，其電感也在100 nH 左右^[1]。初級調(diào)制信號V1 需有足夠驅(qū)動能力以在有限的增益下使待解調(diào)信號V2 的幅值能夠被檢測，這種情況下的峰值驅(qū)動電流將超過60 mA 以上^[2]，同時有限的dI/dt 也限制了電路延遲的減小。另一方面，不同的信號調(diào)制方式也將以通頻帶不同的方式影響變壓器模型的設(shè)計，而當(dāng)應(yīng)用幅度調(diào)制時，電路功耗的增加換取了高的共模噪聲抑制能力。

圖1 簡化的磁隔離柵驅(qū)動結(jié)構(gòu)框圖

圖2 片上差分變壓器的ANSYS-HFSS模型

針對共模噪聲抑制能力的進一步提升，已有多種方案：信號和噪聲的不同傳輸路徑，可提供磁隔離柵驅(qū)動（隔離器）的噪聲分離和抑制思路。文獻(xiàn)^[3] 通過分析隔離器接收器側(cè)線圈上電壓偏移的噪聲和信號頻譜特征，利用高通濾波器和電壓閾值來改善CMR；此外，還可通過時域的方法對噪聲進行抑制。文獻(xiàn)[4] 引入2個次級線圈，分別將兩線圈的同名端和異名端作為高側(cè)柵極控制信號輸入和浮動地，這樣通過次級線圈的交叉配置可將有用的差模信號加倍，抵消無用的共模噪聲信號，以此來抑制隔離器的噪聲；文獻(xiàn)^[5] 另辟蹊徑，以數(shù)字的方式改善隔離器的信噪比。其將隔離器的噪聲考慮為柵極控制信號的信號抖動，該抖動信號通過隨機改變信號轉(zhuǎn)換的時間瞬間而將相當(dāng)大的寬帶噪聲引入隔離器的輸出?；诖朔N分析，文獻(xiàn)在傳統(tǒng)隔離器中新增了一路具有低頻率抖動的時鐘信號隔離通道，該時鐘信號與控制信號共同作為觸發(fā)器的輸入，利用時鐘信號屏蔽控制信號的抖動，從而達(dá)到抑制噪聲，提高信噪比的目的。針對以上問題，本文以電流模式作為隔離器在信號傳輸過程中的主要工作模式，而在隔離器次級采用與上述傳統(tǒng)共模噪聲分離和抑制方案不同的數(shù)字濾波解調(diào)技術(shù)。本文完成了基于ANSYS Electromagnetics Suite 平臺的混合仿真（見圖3），并與Cadence 平臺的結(jié)果進行了比較，以保證仿真的準(zhǔn)確性。最后，實現(xiàn)了磁隔離柵驅(qū)動的低功耗，高CMR 和低傳輸延遲。

1   電路分析

如圖4 所示，Q1~Q4 構(gòu)成雙極性調(diào)制電路，其形成的B 類驅(qū)動級用作電流源，并將變壓器從重負(fù)載變?yōu)檩p負(fù)載。在這種情況下，磁場的變化直接受到dI/dt 的影響，相比電壓模式，反向的dI/dt 使差分變壓器完全消磁，并通過雙極性電流調(diào)制產(chǎn)生更少的諧波。圖中的鉗位二極管進一步限制線圈驅(qū)動信號中的電壓信號。次級線圈的信號檢測仍然由電流主導(dǎo)（見圖5），避免了初級線圈的驅(qū)動問題，并降低了峰值驅(qū)動電流。檢測電路的高通濾波網(wǎng)絡(luò)HPF 產(chǎn)生有效電流信號i_secse，并通過電流鏡生成i₂（或i₁）。為限制V_{DEC_in2}（或V_{DEC_in1}）超過電源軌，在圖中設(shè)置了吸收電阻R1 和R2。

圖3 基于ANSYS Electromagnetics Suite的混合仿真

圖4 電流雙極調(diào)制電路

圖5 電流檢測電路

圖6 為帶電平位移輸出的電流差分放大器，其由R_cb產(chǎn)生2 個500 mV 的電平移位信號D_{ec_pu} 和D_{ec_nu}。此兩路信號配合D_{ec_p} 和D_{ec_n} 將得到一對高電平互補的數(shù)字邏輯信號，它們在PWM 高電平調(diào)制時互為反相，而在PWM 低電平調(diào)制時均為低電平。圖7 為檢測比較器的預(yù)放大電路，其輸入部分與圖6的電流差分放大器的輸出仍可看為電流鏡像的形式。該預(yù)放大電路具有額外的啟動電路和正反饋環(huán)路，其輸出具有鎖存能力，能快速識別出5 ns 內(nèi)兩輸入波形的大小。圖8 為本文提出的數(shù)字濾波解調(diào)技術(shù)的簡化核心電路，該電路能正常解調(diào)出PWM 控制信號，并分離出噪聲信號。OUT_R 和OUT_F 信號為由比較器輸出的一對高電平互補數(shù)字邏輯信號，圖6 所示電流差分放大器輸出的四路信號共同產(chǎn)生Err 信號，當(dāng)其為高時表示可能存在錯誤。噪聲分離的基本思路是利用鎖存器、Err、OUT_R 和OUT_F 信號分別準(zhǔn)確有效地識別PWM 控制信號的高電平和低電平，并分別輸出包含該信息的數(shù)字信號low_active 和high_active，再通過鎖存器合成最終解調(diào)信號OUT。表1 為圖8 中兩類鎖存器Latch1 和Latch2 的真值表。

圖6 電流差分放大器電路

圖7 預(yù)放大電路

圖8 簡化的電流濾波解調(diào)電路

表1 Latch1和Latch2的真值表

注: D = Input data H =Hold X = Don’t care.

2   仿真結(jié)果與討論

圖9 展示了由圖6 電流差分放大器輸出的四路信號通過比較得到一對高電平數(shù)字邏輯信號的過程。Design & Application 元器件圖10 為圖8 所示數(shù)字濾波解調(diào)電路濾除共模噪聲并輸出正常PWM 控制信號的過程，圖中分別給出了單個IGBT 橋高側(cè)和低側(cè)驅(qū)動解調(diào)過程的信號波形。VCM為模擬的50 kV/μs 共模噪聲信號，該信號加在低側(cè)磁隔離柵驅(qū)動次級輸出級的浮動地和初級信號輸入級的理想地之間。在未出現(xiàn)共模噪聲時，高低側(cè)的low_active和high_active 均正常并正常輸出OUT 控制信號；當(dāng)共模噪聲信號在高側(cè)的PWM 信號高電平和低側(cè)的PWM低電平出現(xiàn)時，高低側(cè)的Err 信號做出反應(yīng)并分別破壞low_active_H 和high_active_L 信號的正常電平狀態(tài)，而不影響low_active_L 和high_active_H 信號；同樣，當(dāng)共模噪聲信號在高側(cè)的PWM 信號高電平和低側(cè)的PWM 低電平出現(xiàn)時，高低側(cè)的Err 信號仍做出反應(yīng)，并不影響low_active_H 和high_active_L 信號。如此，再經(jīng)過圖8 的鎖存器Latch1 的處理，輸出正?？刂菩盘朞UT，屏蔽了共模噪聲信號VCM 對正?？刂菩盘柕妮敵龅挠绊?。圖11 展示了分別以Cadence 和ANSYS 平臺為主進行混合仿真所得結(jié)果的對比， 圖中比較了單個IGBT 橋高側(cè)和低側(cè)驅(qū)動的變壓器電流和解調(diào)后的信號，所得變壓器峰值驅(qū)動電流小于19 mA（Cadence） 和18.5 mA（ANSYS），傳輸延遲為6.8 ns（Cadence）和7.1 ns（ANSYS）。

圖9 電平位移信號和其比較結(jié)果

圖10 通過數(shù)字濾波解調(diào)得到正常輸出信號

3   結(jié)束語

本文提出了一種適用于磁隔離柵驅(qū)動的電流雙極調(diào)制和數(shù)字濾波解調(diào)技術(shù)，進一步降低了磁隔離柵驅(qū)動的動態(tài)功耗，并確保了其50 kV/μs 的共模噪聲抑制能力。磁隔離柵驅(qū)動采用OOK 調(diào)制模式，其變壓器的峰值驅(qū)動電流降低至19 mA，為文獻(xiàn)^[6] 和文獻(xiàn)^[2] 的32％；傳輸延遲降低為7.1 ns，達(dá)到與脈沖極性編碼相同的水平，表2 總結(jié)了相關(guān)性能指標(biāo)的對比。

參考文獻(xiàn)：

[1] PENG L,WU R,FANG X,et al.A fully integrated 3D TSV transformer for high-voltage signal transfer applications[J].ECS Solid State Letters, 2013,2(5):29-31.

[2] LOMBARDO P,FIORE V,RAGONESE E,et al.A fullyintegrated half-duplex data/power transfer system with up to 40Mb/s data rate, 23mW output power and onchip 5kV galvanic isolation[C].2016 IEEE International S o l i d - S t a t e C i r c u i t s C o n f e r e n c e ( I S S C C ) , S a n Francisco,CA,2016:300-301.

[3] KAERIYAMA S,UCHIDA S,FURUMIYA M. A 2.5kV isolation 35kV/us CMR 250Mbps 0.13mA/Mbps digital isolator in standard CMOS with an on-chip small transformer[C].2010 Symposium on VLSI Circuits,2010:197–198.

[4] LUO Y,FANG J,ZHANG E,et al.A novel cross-over CMR transformer technology for magnetic isolation gate driver applications[C].2019 31st International Symposium on Power Semiconductor Devices and ICs (ISPSD),Shanghai, China,2019:123-126.

[5] MAUERER M,TüYSüZ A,KOLAR J W.Low-jitter GaN E-HEMT gate driver with high common-mode voltage transient immunity[J].IEEE Transactions on Industrial Electronics,2017,64(11): 9043-9051.

[6] JAVID M,BURTON R,PTACEK K,et al.CMOS integrated galvanically isolated RF chip-to-chip communication utilizing lateral resonant coupling[C].2017 IEEE Radio Frequency Integrated Circuits Symposium (RFIC), Honolulu, HI, 2017:252-255.

（本文來源于《電子產(chǎn)品世界》雜志2021年8月期）