ISSCC 2019論文之引人矚目的高速接口

　　100G的RX另一個難點是CTLE，又要寬帶、又要Peaking可調(diào)、又要保持線性度，設(shè)計難度很高。這篇里面沒有集成CTLE。

　　TX方面這篇選擇了Half Rate結(jié)構(gòu)，這是在超過100G的TX里唯一一篇Half Rate的結(jié)構(gòu)。Half Rate和Quad Rate相比，時鐘的頻率更高，因此更難傳輸。但是它簡化了MUX的設(shè)計，最后一級MUX是只需要2:1即可，這是TX里速度最高的節(jié)點，2：1相比于4：1可以減小很多寄生電容。盡管大部分100G TX選擇了Quad Rate，但我覺得不一定就比Half Rate有優(yōu)勢。畢竟時鐘通路只需要單頻(窄帶)即可，而數(shù)據(jù)通路是寬帶的。窄帶電路比寬帶電路容易設(shè)計多了。這樣Half Rate實際上是把寬帶通路上的負擔轉(zhuǎn)移到窄帶上來，應(yīng)該帶來優(yōu)勢才對。一般說傳25GHz的時鐘太費電，但如果可以加電感和傳輸線做諧振的話，其實時鐘傳輸網(wǎng)絡(luò)耗電量不會特別大?？上н@篇沒有給出時鐘和MUX電路的具體實現(xiàn)。

　　TX里還用到了一個小技術(shù)，通過正反饋來提高反相器的速度，使上升下降沿更陡峭，其實有點類似均衡的概念。去年ISSCC有兩篇采用了類似做法。我仿過這樣的結(jié)構(gòu)，應(yīng)該是有效的，但要消耗更多功耗。

　　6)128Gb/s TX from IBM

　　這篇的亮點在于對4：1 MUX的優(yōu)化。TX的結(jié)構(gòu)和去年Intel的112G比較接近，也是采用CML的Driver。提一句，在56G采用SST作為TX Driver的居多。

　　高速串口的TX基本上就是一個Serilizer再加一個Driver。越往前速度越低，所以我們應(yīng)該盡量簡化后級，把負擔推往前級速度比較低比較好處理的地方。這篇大致是這個思路。在MUX這一級去掉了Stack的時鐘晶體管，而在前級添加一些邏輯產(chǎn)生1UI的脈沖信號。

　　很多時候電路的優(yōu)化都是在一個個trade-off之間做取舍。宏觀的指導思想就是把負擔留給更容易解決的地方去解決。這篇是把負擔推向前級速度較慢的電路，上一篇是把負擔推向窄帶的時鐘路徑。

　　7)112G TX in 40nm CMOS from Yuan Ze University

　　這是來自臺灣學術(shù)界的一篇論文，用40nm做出了112G的TX，非常令人印象深刻。話說我跟此文作者之前認識，碰過幾次面，還一起流過一次片。這篇論文即反映了學術(shù)界的無奈也反映了學術(shù)界應(yīng)該選的方向。無奈在于拿不到/負擔不起最先進的工藝，只能在落后工藝下進行競爭;方向在于學術(shù)界還是應(yīng)該追求極致優(yōu)化，以展現(xiàn)技術(shù)為主。

　　憑空想一想，假如讓我在學校設(shè)計112G的TX的話：第一，F(xiàn)FE是必須的，否則眼睛打不開，沒法展現(xiàn)效果;第二，不要在乎可靠性，選擇金屬走線寬度時只考慮性能因素，寧愿線被燒斷也要減小寄生電容;第三，不要選擇TX-DAC的結(jié)構(gòu)，或者不要使用thermal code結(jié)構(gòu)，將小cell合并成大cell，犧牲匹配換取速度;第四，適當?shù)奶岣唠娫措妷?第五，只在低速點位設(shè)置可調(diào)，如偏置電壓等等，我們負擔不起在高速路徑上可調(diào)的成本。有了這些，應(yīng)該勉強可以用落后工藝去拼一拼速度吧……

　　8)36Gb/s Adaptive CDR from University of Toronto

　　這篇略過……