ISSCC 2019論文之引人矚目的高速接口

　　2)高速接口這個(gè)方向非常非常非常吃先進(jìn)工藝。這個(gè)session八篇論文，除了最后兩篇學(xué)校的論文，均采用16/14nm或者7nm的FinFET工藝。一方面，高速接口電路優(yōu)化到最后，速度的天花板由工藝的極限決定，不采用先進(jìn)工藝沒有辦法跟別人競爭。另一方面，高速接口的很多應(yīng)用場景都是作為IP集成在一個(gè)更大的芯片之間，選擇工藝時(shí)需要考慮主流客戶會(huì)使用什么工藝，否則別人沒法用你的IP。

　　3)由于太吃先進(jìn)工藝，成本實(shí)在太高，學(xué)校已經(jīng)很難在高速串口方面做出太多成果，主要的論文都是來自于工業(yè)界。業(yè)界玩家主要有博通、英特爾、inphi、xilinx、Nvidia等等，還有就是像我所在公司這樣的初創(chuàng)公司。博通大概是做的最好的，但是價(jià)格也貴。xilinx和Nvidia主要給自家做，不賣IP。市場上的IP供應(yīng)選擇并不太多。

　　4)從技術(shù)上來說，56G的高速接口架構(gòu)已經(jīng)較為穩(wěn)定，主流選擇是：RX基于DSP，Time Interleaved ADC，一般先4到8的Track/Hold，每個(gè)Track/Hold帶若干個(gè)ADC的Slice，TX采用Half Rate。均衡方面差不多都是CTLE、1-TAP DFE、若干TAP的FIR，以及TX-FFE。那56G接下來的技術(shù)挑戰(zhàn)就是低功耗、以及更強(qiáng)大的Adaptive功能。對于112G的高速接口，我覺得現(xiàn)在大家追求的目標(biāo)是先做出來再說，功耗什么的留給以后再優(yōu)化，在架構(gòu)選擇上可以看到一些趨勢，但還沒有穩(wěn)定下來。

　　這個(gè)Session一共八篇論文，其中三篇56G，四篇112G。下面我們來看看每篇論文具體做了些什么。

八篇論文

　　1) 100Gb/s 1.1pJ/b RX from IBM Zurich

　　這是我看到的第二篇超過單通道100Gb/s的RX論文，上一篇是Xilinx發(fā)在2018年的VLSI上，但這篇的能量效率比上一篇要小不少。

　　除了速度快之外，這篇最主要的亮點(diǎn)在于做了1-TAP Speculation的DFE。Speculation是常見的提高DFE速度的方案，對于NRZ信號來說還好，代價(jià)不算特別大。但對于PAM4，直接做Speculation的話需要12個(gè)比較器，額外的硬件代價(jià)比較大，所以PAM4 DFE speculation一直是個(gè)難點(diǎn)。這篇通過1+0.5D的脈沖響應(yīng)，將比較器的數(shù)目從12個(gè)降低到了8個(gè)，起到節(jié)省功耗的目的。但這樣做的局限在于，需要預(yù)先通過CTLE將channel的響應(yīng)將將好調(diào)到1+0.5D，一般CTLE的可調(diào)范圍都有限，這點(diǎn)在實(shí)際的使用環(huán)境下可能做不到。現(xiàn)場有人問這個(gè)問題，如果channel loss很小，怎么實(shí)現(xiàn)1+0.5D的響應(yīng)。作者回答說假如channel loss很小，他們可以把DFE關(guān)掉，不用DFE。

　　我不確定產(chǎn)品中是否會(huì)喜歡這種方法。我覺得工程設(shè)計(jì)中存在這樣的準(zhǔn)則：假如一個(gè)較簡單的方案已經(jīng)能夠達(dá)到可接受的效果，那就不要使用更復(fù)雜的方案，因?yàn)閺?fù)雜本身就是成本。

　　整個(gè)接收機(jī)的系統(tǒng)框圖如下。整體來看，采用了quad rate方案，降低時(shí)鐘分布功耗。VGA直接驅(qū)動(dòng)32個(gè)比較器，沒有用Track/Hold，這里負(fù)載會(huì)稍微大一點(diǎn)，估計(jì)會(huì)成為帶寬的瓶頸，因此這里加了一個(gè)電感拓展帶寬。SR出來之后還是4UI(25G)的高速數(shù)據(jù)，DSP是處理不了，通過DMUX降速到32UI再給DSP處理。CTLE里沒有使用電感，這點(diǎn)很厲害，但是論文里沒有給出CTLE單獨(dú)的測試結(jié)果。芯片的完成度還不太高，最終采用探針臺(tái)進(jìn)行測試。