ISSCC 2019論文之引人矚目的高速接口

　　2)60Gb/s DSP Based TRX from Huawei Canada

　　這是一篇來自華為加拿大研究所的文章。

　　整體采用了較為通用的結構，接收端CTLE接4-路Time Interleaved的ADC，每路Track Hold驅動8個SAR ADC(2-7b可調)，這差不多是基于DSP的56Gb/s RX的標準做法了。發(fā)射端采用Half Rate，帶Phase Interpolator，3個Tap的FFE，這些都是業(yè)界常用。

　　這篇文章的亮點在于芯片上集成了巨多的傳感器(溫度、工藝、閾值電壓等等)、可調電路，理論上可以針對不同的channel、環(huán)境和BER要求去優(yōu)化功耗。去年的ISSCC也有一篇類似的思路，通過改變Flash ADC的位數(shù)來調整Power/BER trade-off，感興趣可以去看看。華為的這篇可調的位置更多，完成度也更高，最后給的測試結果表明通過Adaptive大約可以降低30%的功耗。

　　但我有兩點疑問。一是成本問題。在模擬電路里，尤其是高速電路，每一個可調都是有成本的，晶體管開關總會引入額外的寄生電容寄生電阻，在這顆芯片里這個成本有多大?相比帶來的好處值不值?論文里沒有給出具體的數(shù)值，因此光看論文很難得出結論。二是Adaptive算法問題。這里面的調節(jié)點位實在太多了，而且很多是不相關的，需要處理工藝、溫度、channel損耗、BER等等，怎么做Adaptive?這么大的掃描空間，如果暴力掃描，那握手時間太長了，肯定沒法用。如果用一些策略，那會不會困在某個局部壞點出不來?如果不能很魯棒的Adaptive，那實用價值就少了很多?？上н@些數(shù)據(jù)同樣不可能從論文中看到.

　　還有一點，這篇的全局時鐘采用單端反相器來傳，應該可以省一些功耗。但似乎這樣用的很少，一般都是兩根線傳差分時鐘，理論上對電源地噪聲較好，而且對Return Path要求也較低。