FPGA數字核脈沖分析器硬件電路

　　本文提出一種基于FPGA 的數字核脈沖分析器硬件設計方案，該方案采用現場可編程邏輯部件（FPGA），完成數字多道脈沖幅度分析儀的硬件設計。用QuartusⅡ軟件在FPGA 平臺上完成了數字核脈沖的幅度提取并生成能譜。在此基礎上通過電路設計建立了數字化能譜測量實驗裝置，實測了137Cs的能譜，測量結果與相同條件下的模擬能譜儀的實測譜完全吻合。由此證明基于FPGA 的數字多道脈沖幅度分析器硬件設計方案的正確可行，具有實用性。

　　多道脈沖幅度分析儀和射線能譜儀是核監(jiān)測與和技術應用中常用的儀器。20世紀90年代國外就已經推出了基于高速核脈沖波形采樣和數字濾波成型技術的新型多道能譜儀，使數字化成為脈沖能譜儀發(fā)展的重要方向。國內譜儀技術多年來一直停留在模擬技術水平上，數字化能譜測量技術仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數字化γ能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質的放射性的程度。

　　圖1即為總體設計框圖，探測器輸出的核脈沖信號經前端電路簡單調理后，經單端轉差分，由采樣率為65 MHz 的高速ADC 在FPGA 的控制下進行模/數轉換，完成核脈沖的數字化，并通過數字核脈沖處理算法在FPGA 內形成核能譜，核能譜數據可通過16 位并行接口傳輸至其他譜數據處理終端， 也可通過LVDS/RS 485接口實現遠程傳輸。特別需要注意的是，由于高速AD 前置，調理電路應該滿足寬帶、高速，且電路參數能夠動態(tài)調整的需要，以適應不同類型探測器輸出的信號，從而更好地發(fā)揮數字化技術的優(yōu)勢。

　　前端電路

　　前端電路由單端轉差分和高速ADC 電路組成。差分電路由于其良好的抗共模干擾能力而應用廣泛。由于調理電路輸出的脈沖信號為單極性信號，若直接送入ADC，將損失一半的動態(tài)范圍。設計中在運放中加入一個適當的偏置電壓，將單極性信號轉換成雙極性信號后再送入ADC，以保證動態(tài)范圍。將信號由單端轉換成差分的同時，進行抗混疊濾波處理，完成帶寬的調整。

　　本設計使用AD9649 - 65 高速ADC 實現核脈沖的模/數轉換，AD9649為14 位并行輸出的高速模/數轉換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當信號從探測器通過調理電路，過差分轉單端電路后，以差分信號的形式進入ADC， 在差分時鐘的控制下，轉換成14 位數據，進入FPGA.該高速A/D 在外部FPGA 的控制下對信號進行采樣。然后將采樣后的數字信號送入FPGA 中實現數字核脈沖的幅度提取。圖2 為A/D 轉換的原理圖，AD9649在差分時鐘的同步下完成A/D 轉換，D0~D13為14個有效輸出數據位。

　　FPGA

　　目前國內外多道脈沖幅度分析的數字化實現主要有2種方案：純DSP 方案、DSP+可編程器件方案。本文將充分發(fā)揮FPGA 的并行處理優(yōu)勢，在單片FPGA芯片上實現核脈沖的采集與數字核脈沖處理算法，經Quar-tus-Ⅱ軟件仿真與綜合，本文選用EP3C40 FPGA 芯片實現多道分析器的數字化功能。

　　接口電路設計采用了LVDS 和RS485兩種長距離數據傳輸接口，用于實現核能譜數據的遠程傳輸。LVDS 即低電壓差分信號，是一種可以實現點對點或一點對多點的連接，具有低功耗，低誤碼率，低串擾，低噪聲和低輻射等特點。LVDS 在對信號完整性、地抖動及共模特性要求較高的系統(tǒng)中得到了越來越廣泛的應用。圖3為低電壓、最高數據傳輸速率為655 Mb/s 的LVDS 接口電路。

　　基于FPGA 的數字核脈沖分析器硬件設計方案。該方案在單片FPGA 中實現了多道脈沖幅度的數字分析功能，通過軟件功能仿真和實際運行，說明了數字多道脈沖幅度分析器硬件設計的可行性，將FPGA 應用到數字能譜測量系統(tǒng)能充分發(fā)揮其并行處理優(yōu)勢，并能有效降低硬件電路設計的復雜度。