由材料分析觀點看英特爾14nm/14nm+演進

　　半導(dǎo)體大廠英特爾(Intel)創(chuàng)始人之一戈登摩爾(GordonMoore)在1965年發(fā)表了一篇文章，提出了集成電路上可容納的晶體管數(shù)量，將以每24個月增加一倍的規(guī)律發(fā)展，這個理論經(jīng)過數(shù)次演變，成為半導(dǎo)體產(chǎn)業(yè)界奉為圭臬的“摩爾定律”(Moore’sLaw)。

　　為了使微處理器芯片更有效率地發(fā)展，英特爾指出，每一次微縮工藝的更新與芯片微結(jié)構(gòu)的升級，其推陳的時機應(yīng)該錯開，因此于2007年提出Tick-Tock(命名源于鐘擺聲音)的策略模式，其中Tick代表著一代微處理器芯片“工藝”上的更新，包含工藝升級、縮小面積、降低功率消耗;而Tock則是在來年以Tick的芯片工藝基礎(chǔ)，更新其微處理器“架構(gòu)”，例如導(dǎo)入新特性、新指令以及提升整體效能等。

　　然而，這樣的模式在2016年被英特爾自己打破，起因于14nm之后工藝微縮難度大幅提高，且工藝技術(shù)越來越接近物理極限，在此環(huán)境下，英特爾被迫修正提出“工藝、架構(gòu)、優(yōu)化”(P.A.O.)的新策略模式(如圖1所示);而目前英特爾市面上推出的14nm工藝產(chǎn)品，對應(yīng)這3個世代的微處理器名稱分別為Broadwell(P)、Skylake(A)、Kabylake(O)。

　　圖1：英特爾的市場策略模式演進：左為Tick-Tock，右為P.A.O.架構(gòu)(數(shù)據(jù)源：IntelDeveloperForum2016)

　　此策略另一目的在于試圖把目前看似落后的10nm戰(zhàn)線拉到2017年下半甚至更久，就在這個10nm工藝大戰(zhàn)開始前夕，本文將以材料分析的觀點，切入英特爾的14nm工藝技術(shù)，進一步分析其架構(gòu)優(yōu)化產(chǎn)品14nm以及14nmplus(14nm+)兩代間的差異。

　　英特爾為14nmplus工藝調(diào)整了部份技術(shù)(如圖2所示)，包括改善鰭片(Fin)的形貌、改變晶體管通道間的應(yīng)變，以及整合設(shè)計與制造等，并宣稱整體效能提高了12%。后續(xù)國內(nèi)外許多文章報導(dǎo)中，多半以數(shù)據(jù)來說明其工藝差異，但這較不易一窺全貌。

　　近年來材料分析技術(shù)日新月異，本文將利用獨特的工藝技術(shù)制備超薄試片，并以高分辨率的穿透式電子顯微鏡(TEM)影像分析技術(shù)，共同呈現(xiàn)微小的納米級差異，并以微區(qū)的能量散布光譜面分析結(jié)果(EDSmapping)為輔助，在圖中以不同顏色呈現(xiàn)各種元素，讓讀者得以連結(jié)形貌與成份兩者間的關(guān)聯(lián)，從而了解工藝的演進。

　　圖2：英特爾14nmplus工藝改善(數(shù)據(jù)源:IntelDeveloperForum2016)

　　SRAM大小及密度

　　靜態(tài)隨機存取內(nèi)存(SRAM)組件的電路結(jié)構(gòu)為6個晶體管(6T)組成，一般而言，4個為儲存單元，2個用于控制開關(guān)，通稱6TSRAM。隨著材料開發(fā)的演進，越小單位面積的6TSRAM可以在同一尺寸下植入更多的記憶單元，故6TSRAM單元面積通常被視為衡量工藝優(yōu)劣的重要因子。我們針對高性能SRAM區(qū)域進行TEM平面圖觀察(如圖3a、3b所示)，比較兩代產(chǎn)品的高性能SRAM差異時發(fā)現(xiàn)，每單元大小均十分接近，皆落在0.068um2上下，再從EDS成份分析(如圖3c、3d所示)觀察，也沒有明顯的材料更換。比較兩者的差異，推測雖然14nm到14nmplus搭載的晶體管數(shù)量沒有明顯更動，但卻仍高出12%效能，內(nèi)部應(yīng)該有更細微的設(shè)計來主導(dǎo)效能的提升。

　　圖3：(a)14nmSRAM區(qū)域的TEM影像;(b)14nmplusSRAM區(qū)域的TEM影像;(c)14nmSRAM區(qū)域的EDS映像圖;(d)14nmplusSRAM區(qū)域的EDS映像圖(來源：泛銓科技)

　　內(nèi)部互連尺寸微縮

　　雖然SRAM單元面積沒有太大的變化，但藉由SEM觀察垂直結(jié)構(gòu)變化(如圖4所示)，可以得知14nmplus在工藝上整體厚度稍微縮減了2~3%，內(nèi)部互連的各層金屬垂直排列更加緊密以提升導(dǎo)線效能，然而這可能導(dǎo)致更嚴重的寄生電容以及訊號延遲現(xiàn)象，推測英特爾在14nmplus的芯片中調(diào)整了介電層材料，或者在介電層中導(dǎo)入空氣，有效降低整體介電常數(shù)以避免相關(guān)問題。

　　圖4：14nm金屬內(nèi)部互連的SEM影像：(a)14nm;(b)14nmplus(數(shù)據(jù)源：泛銓科技)

　　FinFET結(jié)構(gòu)與特性

　　進一步探討兩代工藝的Fin結(jié)構(gòu)進展，高解析的穿透式電子顯微鏡發(fā)揮極佳的解像力，從圖5的影像中清楚呈現(xiàn)N信道金屬氧化半導(dǎo)體(NMOS)閘極橫跨在鰭狀硅基板的形貌，并藉量測指出鰭片線寬尺寸間距由8nm縮小到7nm，鰭片高度由42nm提升至46nm，這些改變提高整體有效通道寬度(鰭片與閘極的接觸面積)，進而提升效能。

　　圖5：(a)14nm與(b)14nmplus平行閘極方向之FinFET結(jié)構(gòu)TEM影像，以及其鰭片間距、線寬與高度之示意圖(來源：泛銓科技)

　　SiGe組成與應(yīng)變

　　另一個值得探討的項目是硅鍺(SiGe)扮演的角色。目前的工藝經(jīng)常利用SiGe與Si的晶格常數(shù)差異產(chǎn)生應(yīng)變，從而提高載子的遷移率，這使得邏輯組件在相同尺寸下，性能可以得到很大的提升。圖6(a)與(b)即是14nm以及14nmplus平行鰭片方向閘極與SiGe部位的STEM影像及其EDS映像圖。如果單純以影像來看，SiGe的面積尺寸并沒有太大的變異，但是從成份分析的角度上，可以清楚看到14nm的SiGe應(yīng)是一個整體結(jié)構(gòu)，成份濃度也呈現(xiàn)均勻現(xiàn)象。有趣的是，14nmplus中的SiGe明顯呈現(xiàn)兩種不同濃度的份成分布，相信在這個環(huán)節(jié)中英特爾導(dǎo)入了不一樣的工藝方式，推測可以得到更大應(yīng)變的SiGe，使得載子的遷移率能更有效地提升。

　　圖6：(a)14nm與(b)14nmplus平行Fin方向閘極與SiGe結(jié)構(gòu)，以及其EDS元素分布映像(數(shù)據(jù)源：泛銓科技)

　　閘極大小與形貌

　　另一方面，根據(jù)在圖6的觀察發(fā)現(xiàn)，英特爾在新的工藝中改變閘極形貌，比較兩代工藝，14nmplus的閘極深度更深，由原先的V型結(jié)構(gòu)調(diào)整成更接近U型深厚扎實的閘極結(jié)構(gòu)，填入鎢(W)金屬的尺寸深度差距將近2-3倍，即使寬度沒有明確的縮減，這樣的調(diào)整推估亦可有效增加閘極效能。

　　結(jié)語

　　以材料分析觀點觀察英特爾14nmSkylake與14nmplusKabylake發(fā)現(xiàn)，在這兩代工藝之間存在許多不同之處，工藝上眾多細微的更動調(diào)整，造就了最后的性能提升。如今，后摩爾定律(PostMooreLaw)時代已經(jīng)來臨，工藝微縮將會面臨更多的挑戰(zhàn)，此時工藝的“驗證能力”在這場戰(zhàn)爭中已是不可或缺的武器，如何精準地在幾個納米的差距中找到差異，絕對是致勝關(guān)鍵;面對更小更困難的工藝，材料分析的技術(shù)扮演著至關(guān)重要的角色，未來將跟隨半導(dǎo)體工藝微縮的腳步，一起見證下一個世代的來臨。