FPGA 101：用Vivado HLS為軟件提速

在編寫軟件時(shí)，您有沒(méi)有遇到過(guò)無(wú)論怎么努力編碼，軟件都不能按您期望的速度運(yùn)行?我遇到過(guò)。您有沒(méi)有想過(guò)，“有沒(méi)有什么簡(jiǎn)單而且成本不高的方法可將一些代碼輸入多個(gè)定制處理器或定制硬件?”畢竟，您的應(yīng)用只是眾多應(yīng)用中的一個(gè)，而且創(chuàng)建定制硬件需要花費(fèi)時(shí)間和成本。是不是這樣?

最近聽(tīng)說(shuō)了賽靈思的高層次綜合工具Vivado®HLS后，我開(kāi)始重新思考這一問(wèn)題。高層次綜合工具與Zynq®-7000 All Programmable SoC的結(jié)合為設(shè)計(jì)開(kāi)辟了新的可能性，其中Zynq®-7000 All Programmable SoC結(jié)合了帶有FPGA架構(gòu)的雙核ARM®CortexTM-A9處理器。這類工具可以用C語(yǔ)言，C++語(yǔ)言或SystemC源代碼創(chuàng)建高度優(yōu)化的RTL。近年來(lái)，出現(xiàn)很多這項(xiàng)技術(shù)的提供商，且其采用率也不斷提高。

如果我只用Vivado HLS便能完成要求更高的計(jì)算，那么將那些慢速代碼遷移到硬件中會(huì)有多難?畢竟我經(jīng)常用C++語(yǔ)言編寫代碼，而Vivado HLS將C/C++語(yǔ)言作為輸入語(yǔ)言。ARM處理器內(nèi)核意味著我可以在常規(guī)環(huán)境下運(yùn)行多數(shù)軟件。事實(shí)上賽靈思還提供了一款軟件開(kāi)發(fā)工具(SDK)以及PetaLinux來(lái)幫您實(shí)現(xiàn)這一目的。

架構(gòu)問(wèn)題

從軟件角度思考這一轉(zhuǎn)變，我開(kāi)始更加擔(dān)心軟件接口問(wèn)題。畢竟，HLS創(chuàng)建的硬件專注于處理硬件接口。我需要一些易于訪問(wèn)的工具(如協(xié)處理器或硬件加速器)來(lái)加快軟件運(yùn)行速度。而且，我不想編寫新的編譯器。為了方便與軟件的其它部分交換數(shù)據(jù)，這個(gè)接口應(yīng)該類似于簡(jiǎn)單的存儲(chǔ)單元，我們可以在其中輸入信息并稍后讀取結(jié)果。

然后我有了新的發(fā)現(xiàn)。Vivado HLS支持以相對(duì)較小的努力輕松創(chuàng)建AXI從接口。這讓我開(kāi)始思考，創(chuàng)建加速器也許沒(méi)有那么難。于是，我編碼了一個(gè)簡(jiǎn)單的實(shí)例來(lái)探索這種可能性。探索的結(jié)果讓我驚喜不已。

下面看看我用了什么方法，并思考這種方法所得出的結(jié)果。

在我的實(shí)例中，我選擇了對(duì)一系列簡(jiǎn)單的矩陣運(yùn)算(如加法和乘法)進(jìn)行建模。我不想將它限制在固定的大小，因此，我必須同時(shí)提供輸入陣列及各陣列的尺寸大小。理想的接口會(huì)將所有數(shù)值作為函數(shù)的自變量，例如圖1中的代碼。

硬件接口需要用一種簡(jiǎn)單的方法將函數(shù)自變量映射到存儲(chǔ)單元。圖2是支持這一映射的存儲(chǔ)器配置。寄存器中保存了有關(guān)矩陣的排列方式以及所需運(yùn)算的信息。指令寄存器將指示執(zhí)行何種運(yùn)算。這樣我便可以將一些簡(jiǎn)單的運(yùn)算融合到一個(gè)硬件中?？梢杂脿顟B(tài)寄存器來(lái)查看是否正在進(jìn)行運(yùn)算或是已經(jīng)成功完成運(yùn)算。此外，器件最好還能提供中斷支持。

回到硬件設(shè)計(jì)，我了解到Vivado HLS為陣列自變量留出空間以指定小容量?jī)?nèi)存。這樣，圖3所示函數(shù)便說(shuō)明了這種函數(shù)性。

假設(shè)能夠綜合AXI從接口，怎樣將它用在軟件上?我將正常編碼環(huán)境假設(shè)為L(zhǎng)inux。還好賽靈思提供PetaLinux，而且PetaLinux提供一種叫做用戶I/O器件的機(jī)制。UIO可以用簡(jiǎn)單的方法將新硬件映射到用戶內(nèi)存空間，并具備中斷等待能力。這意味著您可以省去編寫器件驅(qū)動(dòng)程序所耗費(fèi)的的時(shí)間和流程。圖4顯示了這個(gè)系統(tǒng)。

這種方式當(dāng)然也有缺陷。例如，無(wú)法在DMA中使用UIO器件，因此您必須在器件內(nèi)存中構(gòu)建矩陣，并在構(gòu)建完成后手動(dòng)復(fù)制出來(lái)。如果需要，將來(lái)可以通過(guò)定制器件驅(qū)動(dòng)程序解決這個(gè)問(wèn)題。

用Vivado HLS綜合硬件

現(xiàn)在回到綜合AXI從接口的話題。它的綜合難度有多大?我發(fā)現(xiàn)這些編碼限制非常合理。除內(nèi)存的動(dòng)態(tài)分配以外，大多數(shù)C ++語(yǔ)言都可以使用。

畢竟硬件在運(yùn)行過(guò)程中不能生產(chǎn)其本身。這限制了標(biāo)準(zhǔn)模板庫(kù)(STL)功能的使用，因?yàn)檫@里大量使用了動(dòng)態(tài)分配。只要數(shù)據(jù)保持靜態(tài)，多數(shù)功能都可以使用。起初這項(xiàng)任務(wù)似乎非常繁重，但我發(fā)現(xiàn)這并不是什么大事。另外，Vivado HLS允許C++類、模板、函數(shù)和運(yùn)算符重載。我的矩陣運(yùn)算可輕易歸入定制矩陣分類。

增加I/O來(lái)創(chuàng)建AXI從接口非常簡(jiǎn)單。只需增加一些能夠指示包含哪些端口以及使用哪些協(xié)議的編譯指示即可。

只要我不按下所有旋鈕，運(yùn)行這款綜合工具非常簡(jiǎn)單。圖5展示了其中各個(gè)步驟，在此我不再詳細(xì)解釋。需要就目標(biāo)技術(shù)和時(shí)鐘速度對(duì)Vivado HLS進(jìn)行一些引導(dǎo)。之后涉及的程序會(huì)密切關(guān)注違反政策的報(bào)告并研究分析報(bào)告以確保Vivado HLS按我所期望的方式運(yùn)行。工具用戶必須對(duì)硬件方面有所了解，但有一些技術(shù)課程可以解決這個(gè)問(wèn)題。還存在綜合前后運(yùn)行仿真以檢驗(yàn)預(yù)期行為的問(wèn)題。

Vivado IP Integrator讓AXI從接口連接到Zynq SoC硬件變得輕而易舉，并打消了對(duì)信號(hào)連接錯(cuò)誤的顧慮。賽靈思甚至擁有我所使用的ZedBoard開(kāi)發(fā)系統(tǒng)的系統(tǒng)概述，并用IP Integrator導(dǎo)出數(shù)據(jù)用于軟件開(kāi)發(fā)套件。

清除瓶頸

我對(duì)結(jié)果非常滿意，我希望能用這款芯片與工具集的組合做更多事情。我并沒(méi)有探索所有的可能性。例如，Vivado HLS還支持AXI主接口。AXI會(huì)允許加速器從外部存儲(chǔ)器復(fù)制矩陣(盡管這樣也可能存在安全問(wèn)題)。不過(guò)我強(qiáng)烈建議所有面臨代碼瓶頸的人都能考慮這個(gè)工具集。這里提供足夠的培訓(xùn)課程、資源和材料以實(shí)現(xiàn)快速勻變，其中包括Doulos提供的課程、資源和材料。如需了解更多信息，敬請(qǐng)?jiān)L問(wèn)：www.doulos.com。

圖1 – 調(diào)用加速器示例

圖2 – 寄存器匯總表

圖3 – 加速器函數(shù)API