基于FPGA的高速長線陣CCD驅動電路

高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。而CCD驅動電路設計是CCD正常工作的關鍵問題之一，CCD驅動信號時序是一組相位要求嚴格的脈沖信號，只有時序信號和CCD良好配合，才能充分發(fā)揮CCD的光電轉換特性。目前CCD驅動電路主要有以下4種方法：IC驅動法，EPROM驅動法。單片機驅動法以及可編程邏輯器件驅動法。前3種方法存在著靈活性差，精度低，可調試性差等特點，本文研究的基于FPGA(現(xiàn)場可編程門陣列)的驅動電路設計方法具有集成度高，可靠性好，調試性好等特點，非常適合高速線陣CCD驅動電路的設計。

1 IL—P4線陣CCD原理

IL—P4是DALSA公司生產的高速線陣CCD產品，具有8192個感光象元，像敏單元尺寸為7μmx7μm，像元總長為57.3 mm。雙路奇偶輸出，最高工作頻率為40 MHz。

1.1 IL—P4的基本結構和工作原理

IL-P4為典型的埋溝道型二相線陣CCD。他由4 241×2個PN結光電二極管構成，其中前面的13×2個PN結用作隔離和后面的32x2個PN結用作屏蔽而被遮蔽的。中間的8 192個光電二極管是曝光像敏單元。光敏元的兩側是用作存儲光生電荷的轉移柵。轉移柵的兩側為CCD模擬移位寄存器，它的有效像素單元(8 192像元)分奇，偶兩列轉移并分別由OS1，OS2端口輸出。

1.2 IL-P4驅動時序分析

IL—P4正常工作時需要五路驅動時序，分別是兩相時鐘信號CR1，CR2、轉移脈沖信號TCK、像元復位信號RST、最后像元讀出信號CRLAST。各相位之間必須滿足嚴格的時序要求，才能保證CCD正常工作，各時序的相位關系如圖1。這里需要強調的是TCK與CR1和CR2的關系，當TCK為高電平時，CR1和CR2也需要同步變?yōu)楦唠娖?，并且CR1脈沖必須比TCK提前上升，延遲下降t7時間，CR1脈沖提前上升意味著移位寄存器中接收電荷包形成，有利于電荷轉移，CR1脈沖延遲下降能使存儲柵和移位寄存器隔離，防止CR1的移位寄存器中的電荷倒回原勢阱中，并且當TCK為高電平期間，RST必須保持低電平，表1為圖1中各脈沖之間應滿足的相位間隔值。

2 CCD驅動電路設計

2.1 驅動電路硬件設計

本設計中采用Intersil公司的EL7457作為系統(tǒng)的管腳驅動芯片，EL7457是一款高速的四路驅動芯片，單路最高能夠提供2A的驅動電流，其時鐘頻率最高能達到40 MHz，完全能夠滿足本設計中的要求，IL—P4管教驅動的峰值電流如式(1)所示

其中Cpin為管腳等效電容，Vswing為驅動信號上升沿擺幅，trsing為驅動信號上升沿時間，Ipeak管腳驅動的峰值電流。

IL-P4-8192B的管腳驅動電壓和峰值電流分別如表2和表3所示。

2.2 驅動時序信號設計

IL-P4的最高工作頻率可達40 MHz，根據(jù)需求選取的工作頻率為30 MHz。根據(jù)表1中IL-P4各路脈沖時序相位間隔值要求，可以確定CCD基本驅動信號CR1、CR2、TCK、RST、CRLAST的參數(shù)。各路脈沖技術指標如下：CR1=CRLAST=～CR2=30 MHz，占空比為1：1，方波;TCK=7.24K，脈沖寬度為200 ns，低電平寬度為138μs，方波;RST=30 MHz，占空比為1：4，方波。

用Verilog HDL語言作為開發(fā)語言，軟件平臺則是Xilinx公司的ISEl3-4?；谏鲜鰧︱寗訒r序的分析，綜合考慮各信號的脈沖寬度，選用50 MHz的外部晶振作為輸入時鐘，通過Spartan 3E的DCM模塊倍頻到120 MHz，作為整個系統(tǒng)的基準時鐘。利用計數(shù)分頻的設計方法來實現(xiàn)驅動電路。Clk_base為經過DCM模塊后的120 MHz基準時鐘，通過時鐘上升沿觸發(fā)計數(shù)，cnt_div4為計數(shù)變量，該變量為兩位二進制變量，計數(shù)溢出時會自動歸零，因此通過判斷cnt_div4的值，實現(xiàn)頻率30MHz.占空比為1：4的RST驅動信號的生成，以及頻率為30 MHz，占空比為1：1的CR1，CR2驅動信號的生成，在硬件電路上，CRLAST與CR1通過一個50歐姆的電阻相連，因此FPGA只需要輸出CR1即可，cnt_pix為像元計數(shù)變量，結合驅動時序要求，TCK高電平持續(xù)時間為6個像元輸出時間，即200 ns，由此即實現(xiàn)了CCD工作所需要的五路驅動時序信號的產生。

3 仿真與實測結果

3.1 仿真

使用驗證工具ISIM來進行功能驗證。經過仿真得出的時序圖如圖2。根據(jù)仿真波形得出圖2中各參數(shù)的值如下：

t3=33.3 ns、t6=200 ns、t7=22 ns、t8=14 ns、t10=6.66 ns。各參數(shù)均在表1的取值范圍內。所以仿真結果滿足CCD的驅動時序要求。

3.2 實測結果

圖3為使用TEK公司的數(shù)字示波器所觀察到的FPGA產生的驅動時序，信號2為轉移脈沖信號(TCK)，信號1為像元復位信號(RST)，信號4為CR1，信號3為CR2，由圖3可以看到，在轉移脈沖信號高電平階段，像元復位信號置低，CR1以及CR2分別保持原狀態(tài)，并且CR1脈沖比TCK提前上升，延遲下降，有利于電荷轉移，以及防止CR1的移位寄存器中的電荷倒回原勢阱中。

結果表明運用基于Verilog HDL的分頻器產生CCD工作需要的時序信號方案的可行性和正確定，并且該方案基于FPGA，具有精度高，速度快，可靠性好以及便于調試的特點。

4 結論

高速長線陣CCD(電荷耦合器)具有低功耗，小體積，高精度等優(yōu)勢，廣泛應用于航天退掃系統(tǒng)中的圖像數(shù)據(jù)采集。由軟件仿真和示波器測試結果可得出，驅動電路輸出信號的相位關系和脈寬滿足時序設計要求，波形較好。該方案充分發(fā)揮了FPGA的可編程的特點，采用Verilog HDL描述的分頻器設計的驅動電路性能穩(wěn)定，速度快，可靠性好，結構簡單，相對于傳統(tǒng)的驅動電路，該方案極大地簡化了驅動電路結構和設計過程。